GRUNDIG M169-92 IDTV 100HZ (DIGI3 HF) CHASSIS CUC1891 DIGI3 HF (DIGI III HF) 29501-062.01 INTERNAL VIEW.

The GRUNDIG M169-92 IDTV 100HZ  (DIGI3 HF)  CHASSIS CUC1891 DIGI3 HF (DIGI III HF)  29501-062.01  is first digital chassis developed by GRUNDIG featuring the 100Hz scan rate technology.

The chassis is divided in 2 boards interconnected via a rail in the middle.

Left side all signal processing and frame deflection output.

Right side Power supply +  Line deflection and EHT.

The control board is fitted in the cabinet and is controlled via a 16 bit microcomputer and additional EPROM firmware due the complexity and the advanced OSD.

GRUNDIG M169-92 IDTV 100HZ  (DIGI3 HF)  CHASSIS CUC1891 DIGI3 HF (DIGI III HF)  29501-062.01  Circuitry for selecting between different methods of flicker reduction in a television receiver:

GRUNDIG E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig GmbH & Co. KG (Kurgartenstrasse 37, Fürth, D-90762, DE)

 Abstract of EP0370500
2.1. The line interlace p rocess causes flicker disturbances the elimination of which requires signal processing which differs for picture content which is at rest and which is moving. Switching between the various known flicker reduction methods always occurs by using several field stores and a movement detector which determines the movement between the frames and depending on this movement initiates the switching and reproduction of the received television signal at twice the frame rate and line frequency in the line interlace method. 2.2. To reduce the circuit expenditure in the reduction of system- related flicker disturbances, only two field stores and one movement phase detector are arranged in the television receiver. The movement phase detector only determines the movement phases for the first and second field and, depending on these movement phases, switching between the flicker reduction methods occurs for at least one field in each case. 2.3. The circuit arrangement according to the invention is preferably used in television receivers having frame stores.

1. Circuit arrangement for switching between various flicker reduction methods in a television receiver, in which the received television signals are temporarily stored in field buffers, in that a motion phase detector connected to these field buffers and a control device is connected which, in dependence on the motion phase determined by the motion phase detector, switches between high-resolution (A-B-A-B) and motion-correct (A-A-B-B) flicker reduction method at a 100-Hz field repetition rate, as a result of which the received television signals are reproduced with a frame repetition rate and line rate, which are higher compared with the standard, according to a line interlace method, characterized in that only two field buffers (SP1, SP2) are arranged in the television receiver and the relevant motion phase detector (BPD) is connected to these field buffers (SP1, SP2), and in that the control device (ST) switches between the high-resolution and motion-correct flicker reduction method in dependence on the motion phase of the first and second field determined by the motion phase detector (BPD) for at least one temporarily stored field.

2. Circuit arrangement according to Claim 1, characterized in that the motion phase detector (BPD) exhibits a subtracting circuit (S) connected to the output of the two field buffers (SP1, SP2), in that the subtracting circuit (S) is connected to a filter (F) to the output of which a multiplication circuit (M) for the non-linear weighting of the filter output signal is connected, in that the multiplication circuit (M) is connected to an integrator (I) which adds together the weighted filter output signals only during the period of one field, and in that a comparator (K) connected to the integrator (I) compares the aggregate signal at the output of the integrator (I) with a predeterminable threshold value.

3. Circuit arrangement according to Claim 1, characterized in that the two field buffers (SP1, SP2) additionally exhibit a second output at which the standard television signal with a 50-Hz field repetition rate occurs, and in that, when unequal motion phases are detected by the motion phase detector (BPD), the switching between the various flicker reduction methods is carried out by means of a motion detector (BD) connected to these second outputs and to the input of the two field buffers (SP1, SP2).

4. Circuit arrangement according to Claim 1, characterized in that, at the transmitting end, a control signal for switching between the various flicker reduction methods is generated which is additionally evaluated by the control device (ST) arranged in the television receiver.

5. Circuit arrangement according to Claim 1, characterized in that the signal processing for luminance and chrominance occurs separately in the television receiver, only one field buffer being needed for processing chrominance.

Description IN GERMAN:

Die Erfindung betrifft eine Schaltungsanordnung zur Umsteuerung zwischen verschiedenen Flimmerreduktionsverfahren in einem Fernsehempfänger nach dem Oberbegriff des Patentanspruchs 1.
Zur Verbesserung der Bildqualität werden im zunehmenden Maße in Fernsehempfängern Bildspeicher eingesetzt. Der Bildspeicher wird dabei nicht nur zur Unterdrückung von Rausch- oder Cross-Colour-Störungen oder zur Funktionserweiterung (z.B. Bild im Bild) genutzt, sondern auch zur Reduktion systembedingter Flimmerstörungen. Zu den Flimmerstörungen zählen das Zeilenflimmern, Zeilenwandern, Kantenflackern und Großflächenflackern.
Zur Reduzierung des Großflächenflackerns wurde das Zeilensprungverfahren eingeführt, bei dem ein Vollbild in zwei Teilbilder aufgeteilt wird, wobei das eine Teilbild alle ungeradzahligen und das andere Teilbild alle geradzahligen Zeilen enthält.
Eine weitere Reduktion der Flimmerstörungen, insbesondere des Großflächenflackerns, läßt sich durch eine Abtastkonversion, d.h. Bildspeicher mit geeigneter Steuerung, erreichen. Es sind eine Reihe von verschiedenen Flimmerreduktionsverfahren mit 100-Hz-Teilbildfrequenz unter Beibehaltung des Zeilensprungverfahrens für Fernsehempfänger mit Bildspeicher bekannt. Die Flimmerreduktionsverfahren haben hinsichtlich vertikaler Auflösung und Bewegungswiedergabe sehr unterschiedliche Eigenschaften und sind im Vergleich zueinander beispielsweise in den Zeitschriften "Fernseh- und Kino-Technik, 40. Jahrgang, Nr. 4/1986, Seiten 134 bis 139" oder "Rundfunktechnische Mitteilungen, Jahrgang 31 (1987), Heft 2, Seiten 75 bis 82" ausführlich beschrieben. Diese Vergleichsbetrachtungen zeigen deutlich, daß für eine wirkungsvolle Beseitigung von Zeilen-Flimmerstörungen und damit eine gute Bildqualität nur dann erreichbar ist, wenn bewegungsadaptiv zwischen den verschiedenen Flimmerreduktionsverfahren umgesteuert wird.
Eine bewegungsadaptive Umsteuerung unter Vermeidung von Bewegungsartefakten, üblicherweise für jeden Bildpunkt, ist im allgemeinen recht aufwendig, wobei die Umschaltung zwischen hochauflösender Halbbildwiedergabefolge und bewegungsrichtiger Halbbildwiedergabefolge bereits bei geringen Bewegungsgeschwindigkeiten vorzunehmen ist. Die Signalverarbeitung ist im Vergleich dabei ähnlich aufwendig jener Signalverarbeitung, bei der eine 100-Hz-Vollbildwiedergabe erfolgt. Aus einer 100-Hz-Vollbildwiedergabe folgt eine Horizontalfrequenz von 62,5 kHz mit entsprechend hohem Schaltungsaufwand bei der Signalverarbeitung und Bildwiedergabe.
Aus der DE-A1 32 03 978 in Verbindung mit der hierzu korrespondierenden GB-A- 2 092 858 ist ein Flimmerreduktionsverfahren bekannt, bei dem das zwischengespeicherte Halbbild mit einer gegenüber der normgemäßen Bildfolgefrequenz höheren Bildfolgefrequenz bzw. Zeilenfrequenz ausgelesen und im Zeilensprungverfahren wiedergegeben wird. Mittels eines Bewegungsdetektors oder Umrißdetektors werden Bewegungen zwischen den Halbbildern erkannt und, falls eine Bewegung im Bild auftritt, wird eine Umsteuerung von der Wiedergabefolge A-B-A-B auf eine Wiedergabefolge A-A-B-B bzw. bei vertikaler Interpolation auf eine Wiedergabefolge A-A`-B`-B vorgenommen.
Betrachtet man die Fernsehprogramme, so zeigt sich, daß ein großer Anteil der Fernsehprogramme aus Filmproduktionen besteht. Dieser Anteil kann ebenso wie z.B. Grafiken, Tabellen, Teletext (Videotext) und Testbilder, mit hoher Bildqualität durch die Wiedergabefolge A-B-A-B dargestellt werden.
Aus der DE-OS 36 25 932 ist ein Bildwiedergabesystem mit fortlaufender Abtastung bekannt, bei dem sendeseitig ein Umsteuersignal zur Umsteuerung zwischen hochauflösendem und bewegungsrichtigem Flimmerreduktionsverfahren erzeugt und zum Fernsehempfänger übertragen wird. Bei einem Kinofilm werden die beiden Teilbilder aus demselben Vollbild erzeugt, d.h. gleiche Bewegungsphasen, so daß das Umsteuersignal in Abhängigkeit davon erzeugt wird, ob ein Kinofilm oder ein elektronisch produziertes Fernsehprogramm gesendet wird. Im Fernsehempfänger wird das Umsteuersignal ausgewertet und zur Umschaltung zwischen hochauflösendem Flimmerreduktionsverfahren bei einem Kinofilm und bewegungsrichtigem Flimmerreduktionsverfahren bei elektronischer Produktion herangezogen.
Ein solches Bildwiedergabesystem erfordert nicht nur entsprechende Einrichtungen im Fernsehempfänger, sondern zusätzlich auch entsprechende Einrichtungen auf der Sendeseite zur Erzeugung und Übertragung des Umsteuersignals. Zudem ist dem aus der DE-OS 36 25 932 bekannten Bildwiedergabesystem kein Hinweis darauf zu entnehmen, in welcher Weise die im Fernsehempfänger angeordneten Einrichtungen des Bildwiedergabesystems abgeändert werden müssen, wenn das Fernsehbild nach einer Zeilensprungnorm wiedergegeben werden soll.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Umsteuerung zwischen verschiedenen Flimmerreduktionsverfahren derart anzugeben, daß für eine Vielzahl von empfangenen Fernsehprogrammen bereits mit geringem Schaltungsaufwand eine gute Bildqualität erzielt wird. Diese Aufgabe wird von einer gattungsgemäßen Schaltungsanordnung durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst.
Bei der erfindungsgemäßen Schaltungsanordnung wird auf überraschend einfache Art und Weise die Erkenntnis, daß ein sehr großer Anteil des gesendeten Fernsehprogramms aus Filmproduktionen besteht, dazu benutzt, um bereits mit geringem Schaltungsaufwand die Bildqualität zu verbessern. Der Bewegungsphasendetektor ermittelt lediglich, ob die Bewegungsphasen für erstes und zweites Halbbild gleich sind und in Abhängigkeit davon erfolgt die Umsteuerung zwischen den Flimmerreduktionsverfahren für jeweils mindestens ein Halbbild. Durch den Vergleich der Bewegungsphasen von ersten und zweiten Halbbild ist eine klare Trennung zwischen den verschiedenen Flimmerreduktionsverfahren möglich, so daß Umsteuerartefakte vermieden werden können.
Ist gemäß der Ausführungsform nach Patentanspruch 3, neben dem Bewegungsphasendetektor zusätzlich ein an sich bekannter Bewegungsdetektor im Fernsehempfänger angeordnet, so ist beim Erkennen von nicht gleichen Bewegungsphasen durch den Bewegungsphasendetektor mittels des Bewegungsdetektor eine bewegungsadaptive Umsteuerung zwischen den verschiedenen Flimmerreduktionsverfahren möglich.
Die Schaltungsanordnung gemäß Patentanspruch 4 weist den Vorteil auf, daß - durch die Kombination der beiden Umsteuerungssignale - die Signalverarbeitung durch kurzzeitige Störungen im Nachrichtenübertragungskanal nicht beeinflußt wird. Beispielsweise kann die Kombination so ausgelegt werden, daß das sendeseitige Umsteuerungssignal die höhere Priorität aufweist und daß bei fehlendem sendeseitigen Umsteuerungssignal das im Fernsehempfänger erzeugte Umsteuerungssignal bei der Signalverarbeitung herangezogen wird.
Gemäß Patentanspruch 5 wird zur vereinfachten Chrominanzverarbeitung nur ein Halbbildspeicher benötigt. Eine denkbare Wiedergabefolge ist dabei z.B. die Wiedergabefolge A-A'-B'-B. Bei dieser Wiedergabefolge werden zur Reduzierung des Schaltungsaufwandes die Eigenschaften des visuellen Gesichtssinns genutzt.
Die Erfindung wird im folgenden anhand in der Zeichnung dargestellter Ausführungsformen näher beschrieben und erläutert.
Es zeigt:

Fig. 1

das Blockschaltbild der erfindungsgemäßen Schaltungsanordnung und

Fig. 2

eine Ausführungsform für einen Bewegungsphasendetektor.

Fig. 1 zeigt das Blockschaltbild einer Schaltungsanordnung zum Umsteuern zwischen verschiedenen Flimmerreduktionsverfahren in einem Fernsehempfänger, bei dem die empfangenen und am Eingang E anliegenden Fernsehsignale zwischengespeichert, einer Signalverarbeitung unterzogen und die am Ausgang A anliegenden, verarbeiteten Signale mit einer gegenüber der Norm höheren Bildfolgefrequenz und Zeilenfrequenz nach einem Zeilensprungverfahren wiedergegeben werden. Im Fernsehempfänger sind zwei Halbbildspeicher SP1, SP2 und ein mit diesen verbundener Bewegungsphasendetektor BPD angeordnet. Mit dem Bewegungsphasendetektor BPD sind eine Steuereinrichtung ST und eine Signalverarbeitungsschaltung SV verbunden, welche - in Abhängigkeit der vom Bewegungsphasendetektor BPD ermittelten Bewegungsphase zwischen erstem und zweitem Halbbild - für mindestens ein im Halbbildspeicher SP1 zwischengespeichertes Halbbild zwischen hochauflösendem und bewegungsrichtigem Flimmerreduktionsverfahren umsteuern und mit einer 100-Hz-Halbbildwiedergabefolge wiedergeben. Die 100-Hz-Halbbildwiedergabefolge A-B-A-B liefert eine hohe vertikale Auflösung und die 100-Hz-Halbbildwiedergabefolge A-A'-B'-B weist den Vorteil einer bewegungsrichtigen Wiedergabe auf.
Bei der in Fig. 1 dargestellten Ausführungsform weisen die beiden Halbbildspeicher SP1, SP2 zusätzlich einen zweiten Ausgang auf, an welchem das normgemäße Fernsehsignal mit einer 50-Hz-Halbbildfolge auftritt. Mit diesen zweiten Ausgängen und dem Eingang der beiden Halbbildspeicher SP1, SP2 ist ein an sich bekannter Bewegungsdetektor BD verbunden, welcher - beim Erkennen von nicht gleichen Bewegungsphasen durch den Bewegungsphasendetektor BPD - die Umsteuerung zwischen den verschiedenen Flimmerreduktionsverfahren vornimmt. Wird zusätzlich sendeseitig ein Steuersignal zur Umsteuerung zwischen den verschiedenen Flimmerreduktionsverfahren erzeugt, so kann dieses von der im Fernsehempfänger angeordneten Steuereinrichtung ST zusätzlich ausgewertet werden. Die Übertragung dieses zusätzlichen Umsteuerungssignals kann beispielsweise neben dem Fernsehsignal in der Vertikal-Austastlücke oder Horizontal-Austastlücke erfolgen. Dieses Umsteuerungssignal enthält eine Information darüber, ob ein Kinofilm oder ein elektronisch produziertes Fernsehprogramm gesendet wird. Beispielsweise kann eine Voreinstellung der Steuereinrichtung ST auf ein hochauflösendes oder bewegungsrichtiges Flimmerreduktionsverfahren vorgenommen werden (höhere Priorität des im Fernsehempfänger erzeugten Umsteuerungssignals). Durch die Kombination von Bewegungsphasendetektor BPD und Bewegungsdetektor BD, bzw. von Bewegungsphasendetektor BPD mit dem zusätzlichen Steuersignal, kann der Umsteuerungsvorgang noch sicherer erfolgen.
Erfolgt die Signalverarbeitung im Fernsehempfänger für Luminanz und Chrominanz getrennt, so kann die Steuereinrichtung ST bei der Durchführung der Steueraufgaben entlastet werden, ohne daß hiermit ein Qualitätsverlust im dargestellten Fernsehsignal verbunden ist. Diese Reduktion des Verarbeitungsaufwandes wird dadurch ermöglicht, da das Auflösungsvermögen des menschlichen Auges für Chrominanz geringer als für Luminanz ist. Es ist deshalb nicht erforderlich, eine Umsteuerung auf die hochauflösende Wiedergabefolge vorzunehmen, sondern es kann die bewegungsrichtige Wiedergabefolge gewählt werden. Eine mögliche 100-Hz-Wiedergabefolge ist A-A'-B'-B; dabei wird nur ein Halbbildspeicher benötigt.
Fig. 2 zeigt eine Ausführungsform für einen Bewegungsphasendetektor BPD. Das Eingangsvideosignal am Eingang E kann beispielsweise ein Komposit-Signal oder das Luminanzsignal Y oder ein Farbauszug R, G oder B sein. In den beiden Halbbildspeichern SP1, SP2 wird das zugeführte Eingangsvideosignal jeweils um die Dauer eines Halbbildes verzögert und in einer mit den beiden Halbbildspeichern SP1, SP2 verbundenen Subtrahierschaltung S wird die Differenz aus aufeinanderfolgenden Halbbildern berechnet.
Das so erhaltene Differenzsignal liefert in manchen Fällen noch keine endgültige Aussage über Bewegungen im Bild, so daß eine Filterung erforderlich ist, um einerseits Bilddifferenzen durch Rauschen und andererseits durch hohe vertikale Ortsfrequenzen des Vollbildes zu unterdrücken. Hierzu ist mit der Subtrahierschaltung S ein Filter F verbunden, in dem mindestens eine Vertikalfilterung des Differenzsignals vorgenommen wird. Wird zusätzlich eine Horizontalfilterung durchgeführt, so kann die Detektionsqualität weiter verbessert werden. Die im Filter F vorgenommene Vertikal- bzw. Horizontalfilterung ist vorzugsweise eine Tiefpaßfilterung mit niedriger Grenzfrequenz.
Umfangreiche Untersuchungen bestätigten, daß für die weitere Auswertung es nicht erforderlich ist, alle gefilterten Bildpunkte heranzuziehen. Es genügt beispielsweise jeden achten gefilterten Bildpunkt bei der nachfolgenden Verarbeitung in einer mit dem Filter F verbundenen Multiplikationsschaltung M zu berücksichtigen.
In der Multiplikationsschaltung M wird eine nichtlineare Gewichtung des Filterausgangssignals durchgeführt. Dabei wird eine Betragsbildung der Differenz und für geringe Differenzen das Nullsetzen vorgenommen.
Mit der Multiplikationsschaltung M ist ein Integrator I verbunden, welcher die Differenzen während der Dauer eines Vollbildes aufsummiert. Bei dieser Verarbeitung werden nur die Differenzen des zweiten zum ersten Halbbild genutzt. Mit dem Integrator I ist ein Komparator K verbunden, welcher das Summensignal am Ausgang des Integrators I mit einem vorgebbaren Schwellenwert vergleicht. Wird der Schwellenwert überschritten, so steht am Ausgang des Komparators K das Umsteuersignal mit einem bestimmten logischen Kennzustand an.
Eine weitere, in der Zeichnung nicht dargestellte Ausführungsform ist dadurch gekennzeichnet, daß das Filter F vor der Subtrahierschaltung S angeordnet ist. Dadurch kann der Schaltungsaufwand weiter reduziert werden.
Weist der Komparator K hinsichtlich dem Schwellenwert eine Schalt-Hysterese auf, so kann eine weitere Verbesserung in der Detektionssicherheit des Bewegungsphasendetektors BPD erzielt werden.
Weiterhin kann zusätzlich eine zeitliche Filterung derart vorgenommen werden, daß das Umsteuerungssignal des Komparators K in mehreren aufeinanderfolgenden Vollbildern auftreten muß, bevor der Bewegungsphasendetektor BPD auf "Bewegung vorhanden" erkennt. Umgekehrt muß dann für mehrere aufeinanderfolgende Vollbilder der Bewegungsphasendetektor BPD "keine Bewegung vorhanden" detektieren, bevor dieser ein entsprechendes Umsteuerungssignal erzeugt.

Other References:

PROCEEDINGS OF THE SECOND INTERNATIONAL WORKSHOP ON SIGNAL PROCESSING OF HDTV, L'aquila, 29. Februar - 2. März 1988, Seiten 535-542; P. STAMMNITZ et al.: "A digital HDTV experimental system"


GRUNDIG M169-92 IDTV 100HZ  (DIGI3 HF)  CHASSIS CUC1891 DIGI3 HF (DIGI III HF)  29501-062.01  Receiver for processing TV signals which have been transmitted according to the letterbox method.


This receiver exhibits a circuit for separating the luminance signal from the chrominance signals in accordance with the Colour-Plus method, a circuit for the vertical up-conversion of the luminance signal, a circuit for increasing the frame rate, a microcomputer for controlling the said circuits and a screen. According to the invention, common memory means are allocated to the said circuits and the arithmetics required for the vertical up-conversion of the luminance signal and for separating the luminance signal from the chrominance signals are arranged between the outputs of the common memory means and the screen.

1. Empf·anger zur Verarbeitung von nach dem Letterbox-Verfahren ·ubertragenen Fernsehsignalen, mit einer Schaltung (22, 23, 24, 27, 28. zur Trennung des Luminanzsignals von den Farbdifferenzsignalen nach dem Color-Plus-Verfahren, einer Schaltung (22, 23, 25) zur vertikalen Aufw·artskonversion des Luminanzsignals, einer Schaltung (22, 23, 27, 28) zur Erh·ohung der Bildwiedergabefrequenz, einem Mikrocomputer (30) zur Steuerung der genannten Schaltungen, und einem Bildschirm (26), dadurch gekennzeichnet, dass er den genannten Schaltungen gemeinsam zugeordnete Speichermittel (22, 23, 27, 28) aufweist, und die zur vertikalen Aufw·artskonversion des Luminanzsignals und zur Trennung des Luminanzsignals von den Farbdifferenzsignalen notwendigen Arithmetiken (24, 25) zwischen den Ausg·angen der gemeinsamen Speichermittel (22, 23, 27, 28) und dem Bildschirm (26) angeordnet sind.

2. Empf·anger nach Anspru

ch 1, dadurch gekennzeichnet, dass er einen Luminanzkanal (L) und einen Chrominanzkanal (C) aufweist, in jedem der beiden Kan·ale (L, C) parallel angeordnete Speicher (22, 23 bzw. 27, 28) vorgesehen sind, ungeradzahlige und geradzahlige Halbbilder des empfangenen Signals jeweils demselben Speicher zugeordnet werden, und in jedem der beiden Kan·ale (L, C) an den Ausg·angen der parallel angeordneten Speicher Signale aus aufeinanderfolgenden Halbbildern viermal nacheinander zeitkomprimiert und zeitgleich zur Verf·ugung stehen, wobei die f·ur die vertikale Aufw·artskonversion notwendige Zeilenumsortierung bereits durchgef·uhrt wurde.

3. Empf·anger nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die zur vertikalen Aufw·artskonversion des Luminanzsignals und zur Trennung des Luminanzsignals von den Farbdifferenzsignalen notwendigen Arithmetiken (24, 25) in Form eines einzigen Chips realisiert sind.

Description:

Die Erfindung betrifft einen Empf·anger zur Verarbeitung von nach dem Letterbox-Verfahren ·ubertragenen Fernsehsignalen mit den im Oberbegriff des Anspruchs 1 angegebenen Merkmalen.
Bei der Diskussion um zuk·unftige Fernsehsysteme muss unterschieden werden zwischen sog. HDTV-Systemen, welche mit einer h·oheren Zeilenzahl arbeiten als die heutigen Fernsehsysteme PAL, NTSC und SECAM und mit diesen nicht kompatibel sind, und verbesserten Fernsehsystemen, welche mit den heutigen Fernsehsystemen kompatibel sind. Verbesserte kompatible Fernsehsysteme haben den Vorteil, dass die heute auf dem Markt befindlichen Empf·anger auch weiterhin verwendbar sind.
Ein derartiges verbessertes kompatibles Fernsehsystem ist unter der Bezeichnung PALplus bekannt geworden und ist beispielsweise in den folgenden Literaturstellen beschrieben: Zeitschrift Fernseh- und Kino-Technik, 45 Jg., Nr. 8/1991, S. 391-397; Zeitschrift Funkschau 18/1991, S. 66-71; Tagungsband Nr. 358 der International Broadcasting Convention, Amsterdam, July 1992, S. 203-207; Tagungsband Nr. 358 der International Broadcasting Convention, Amsterdam, July 1992, S. 160-164.
Beim PALplus-Fernsehsystem wird im Fernsehstudio, ausgehend von einem Zeilensprungsignal mit einem Seitenverh·altnis von 16 : 9, einer Vertikalfrequenz von 50 Hz und einer Zeilenzahl von 625 pro Vollbild, ein zusammengesetztes PAL-Farbvideosignal erzeugt. Dazu wird das genannte 16 : 9 Zeilensprungsignal einer vertikalen Bandaufspaltung unterworfen, wobei die 576 aktiven Zeilen in einen vertikal niederfrequenten Bildteil, der in 432 Zeilen in die Bildmitte gelegt wird, und einen vertikal h·oherfrequenten Bildteil aufgeteilt, der mit reduzierter Amplitude in jeweils 72 Zeilen am oberen und unteren Bildrand im Bereich des Schwarzwertes farbtr·agerfrequent ·ubertragen wird.
Dieses zusammengesetzte PAL-Farbvideosignal kann ·uber eine herk·ommliche PAL-·Ubertragungsstrecke ·ubertragen und auf jedem herk·ommlichen Fernsehempf·anger mit einem 4 : 3-Bildschirm dargestellt werden, wobei am oberen und am unteren Bildrand dunkle Streifen auftreten.
In diesen dunklen Streifen sind jedoch zus·atzliche Informationen enthalten, die im PAlplus-Decoder eines verbesserten Fernsehempf·angers mit einem 16 : 9-Bildschirm zusammen mit den im mittleren Teil des Bildes ·ubertragenen Informationen zum Erhalt eines bildschirmf·ullenden 16 : 9-Bildes mit verbesserter vertikaler Aufl·osung und verbesserter Luminanz-/Chrominanz-Trennung ausgewertet werden k·onnen.
Die Art und Weise der Luminanz-/Chrominanz-Trennung ist davon abh·angig, ob das im Studio verwendete Bildquellenmaterial durch Abtastung eines Kinofilms erhalten oder mittels einer Videokamera erzeugt wurde. Wurde das im Studio verwendete Bildquellenmaterial durch Abtastung eines Kinofilms erhalten, dann weisen die beiden Halbbilder eines Vollbildes dieselbe Bewegungsphase auf und die Luminanz-/Chrominanz-Trennung erfolgt nach dem sog. "Color-Plus"-Verfahren, welches in der Zeitschrift Fernseh- und Kino-Technik, 44 Jg., Nr. 11/1990, S. 595 - 602, ausf·uhrlich beschrieben ist. Dieses Verfahren beruht darauf, dass zwei ·ortlich benachbarte Zeilen aufeinanderfolgender Halbbilder eine sich um 180 unterscheidende Farbhilfstr·agerphase aufweisen. Dies erm·oglicht eine Luminanz-/Chrominanz-Trennung durch einen einfachen Additions- oder Subtraktionsvorgang.
Wurde das im Studio verwendete Bildquellenmaterial hingegen mittels einer Videokamera erzeugt, so erfolgt eine Luminanz-/Chrominanz-Trennung in herk·ommlicher Weise.
Um dem Empf·anger die Auswahl des jeweils geeigneten Verfahrens zur Trennung von Luminanz und Chrominanz zu erm·oglichen, wird im Sender eine die Bildsignalquelle kennzeichnende Kenninformation erzeugt und in eine nicht am Bildschirm sichtbare Zeile des Fernsehsignals eingesetzt. Die Auswahl des jeweils geeigneten Verfahrens zur Trennung von Luminanz und Chrominanz wird aus dieser Kenninformation und aus der von einem Bewegungsdetektor abgeleiteten Information durchgef·uhrt, der - wenn die Bildquelle eine Kamera war - einen Vergleich eines Bildpunktes bez·uglich der Farbdifferenzsignale mit dem entsprechenden Bildpunkt des vorangegangenen Vollbildes durchf·uhrt.
Die Struktur eines bekannten PALplus-Empf·angers, bei welchem eine Bildschirmdarstellung mit 100 Hz Vertikalfrequenz erfolgt, ist in der bereits oben genannten Literaturstelle Tagungsband Nr. 358 der International Broadcasting Convention, Amsterdam, July 1992, S. 160-164, beschrieben. Diese bekannte Struktur wird nachstehend anhand der Figur 3 n·aher erl·autert
Diese zeigt einen PALplus-Empf·anger TV mit einem HF-Eingang HF, einem Tuner 1, einer Zwischenfrequenzstufe 2, einer Schaltung 3 zur PAL-Demodulation und zur adaptiven Luminanz-/Chrominanz-Trennung, einer Schaltung 4 zur Demodulation der farbtr·agerfrequent ·ubertragenen Randzeileninformationen, eine Schaltung 5 zur Taktregenerierung, eine Schaltung 6 zur Decodierung der Kenninformation f·ur die Art der Signalquelle, eine Schaltung 7 zur Wiederherstellung der vollen Vertikalaufl·osung, eine Schaltung 8 zur vertikalen Aufw·artskonversion der Farbdifferenzsignale, eine Schaltung 9 zur Erh·ohung der Vertikalfrequenz von 50 auf 100 Hz und einen 16 : 9-Bildschirm 10 zur Wiedergabe der Signale.
In der Schaltung 3 wird zun·achst aus den am Ausgang der Zwischenfrequenzstufe vorliegenden FBAS-Signalen eine PAL-Demodulation durchgef·uhrt, wobei parallel vorliegende Komponentensignale Y/U/V erzeugt werden, welche ein Abtastverh·altnis von 4 : 1 : 1 aufweisen. Danach folgt eine bewegungsadaptive Color-Plus-Decodierung. Dazu wird jeweils ein Halbbildspeicher f·ur die Luminanz- und die Chrominanzkomponente ben·otigt. Der Speicherplatzbedarf S f·ur die Abspeicherung eines Halbbildes des Luminanz- bzw. Farbdifferenzsignals kann aus der aktiven Zeilenzahl pro Halbbild, der Zahl der aktiven Bildpunkte pro Zeile, der Anzahl der Bits pro Abtastwert und dem oben angegebenen Abtastverh·altnis von 4 : 1 : 1 wie folgt berechnet werden: S(Y) = 288 x 720 x 8 = 1,658 880 Mbit S(U) = S(V) = 0.25 x S(Y) = 0,414 620 Mbit S(U) + S(V) = 0,829 440 Mbit.
Ber·ucksichtigt man dar·uber hinaus, dass der f·ur die Farbdifferenzsignale ben·otigte Speicherplatz aufgrund der Tatsache, dass in den Randzeilen keine Farbinformation ·ubertragen wird, noch um 25 % je Farbdifferenzsignal geringer ist als vorstehend angegeben, dann ergibt sich: S(U) = S(V) = 0.75 x 0,414 620 = 0,310 965 Mbit S(U) + S(V) = 0,62193 Mbit Bei der praktischen Umsetzung wird ·ublicherweise f·ur das Luminanzsignal ein 2 Mbit-Speicher und f·ur die Farbdifferenzsignale ein 1 Mbit-Speicher verwendet. Da die Color-Plus-Decodierung im Kameramodus bewegungsadaptiv erfolgt, ist weiterhin ein Vollbildspeicher im Weg der Farbdifferenzsignale notwendig, d.h. ein weiterer 1 Mbit-Speicher. Ergebnis der Color-Plus-Decodierung sind ·ubersprechfreie Y/U/V-Signale erh·ohter Bandbreite.
Aus dem genannten Luminanzsignal, welches dem Luminanzanteil des in den mittleren 432 Zeilen des Bildes ·ubertragenen Signals entspricht, und dem demodulierten Zusatzsignal vom Ausgang der Schaltung 4 wird in der Schaltung 7 wieder ein 576-zeiliges Luminanzsignal generiert. Aus den genannten Farbdifferenzsignalen U und V wird in der Schaltung 8 mittels eines einfachen vertikalen Interpolationsvorganges ebenfalls wieder ein 576-zeiliges Signal erzeugt. F·ur diese vertikale Aufw·artskonversion des Luminanzsignals und der Farbdifferenzsignale wird jeweils ein Vollbildspeicher ben·otigt. Aufgrund der genannten Abtastverh·altnisse sind folglich 4 Mbit Speicherplatz f·ur das Luminanzsignal und 2 Mbit Speicherplatz f·ur die Farbdifferenzsignale notwendig.
Aus der obigen Berechnung des Speicherplatzbedarfes ist ersichtlich, dass f·ur diese vertikale Aufw·artskonversion des Luminanzsignals 3,31776 Mbit und f·ur die vertikale Aufw·artskonversion der Farbdifferenzsignale 1,65888 Mbit Speicherplatz notwendig sind. Bei der praktischen Umsetzung dieser vertikalen Aufw·artskonversion werden ein 4 Mbit-Speicher bzw. ein 2 Mbit-Speicher verwendet.
Danach erfolgt in der Schaltung 9 eine zeitliche Aufw·artskonversion, d.h. eine Erh·ohung der Vertikalfrequenz von 50 Hz auf 100 Hz. Unter der Voraussetzung, dass am Bildschirm 10 eine 100 Hz-Wiedergabe im sog. ABAB-Mode erfolgen soll, wird in der Schaltung 9 ebenfalls ein Vollbildspeicher f·ur die Luminanzkomponente und ein Vollbildspeicher f·ur die Farbdifferenzsignale ben·otigt. Demnach ist auch f·ur die zeitliche Aufw·artskonversion 3,31776 Mbit Speicherplatz f·ur das Luminanzsignal und 1,65888 Mbit Speicherplatz f·ur die Farbdifferenzsignale notwendig. Auch hier wird bei der praktischen Umsetzung ein 4 Mbit-Speicher f·ur das Luminanzsignal und ein 2 Mbit-Speicher f·ur die Farbdifferenzsignale verwendet.
Demnach werden beim bekannten PALplus-Empf·anger Speicher verwendet von insgesamt 16 MBit.
Die Aufgabe der Erfindung besteht darin, einen Empf·anger zur Verarbeitung von nach dem Letterbox-Verfahren ·ubertragenen Fernsehsignalen mit den im Oberbegriff des Anspruchs 1 angegebenen Merkmalen anzugeben, dessen Speicherbedarf verringert ist.
Diese Aufgabe wird bei einem Empf·anger mit den im Oberbegriff des Anspruchs 1 angegebenen Merkmalen durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gel·ost.
Vorteilhafte Weiterbildungen ergeben sich aus den abh·angigen Patentanspr·uchen.
Im folgenden wird die Erfindung anhand der Figuren beispielhaft erl·autert. Es zeigt Figur 1 ein Blockschaltbild zur Erl·auterung eines PALplus-Empf·angers nach der Erfindung, Figur 2 ein Zeitdiagramm zur Erl·auterung der zeitlichen Zusammenh·ange zwischen den Einschreib- und Auslesevorg·angen in bzw. aus den Speichern 22 und 23 von Fig. 1, Figur 3 ein Blockschaltbild zur Erl·auterung eines bekannten PALplus-Empf·angers.
Die Figur 1 zeigt einen PALplus-Empf·anger mit einem HF-Eingang HF, an welchem ·uber eine herk·ommliche PAL-·Ubertragungsstrecke ·ubertragene hochfrequente PALplus-Signale anliegen, deren grunds·atzliche Zusammensetzung aus den eingangs genannten Literaturstellen bekannt ist. Vom HF-Eingang werden die Signale ·uber einen Tuner 1 und eine Zwischenfrequenzschaltung 2 gef·uhrt, welche, abgesehen von einem breitbandigeren ZF-Filter, in herk·ommlicher Weise aufgebaut sind. Am Ausgang der Zwischenfrequenzschaltung 2 steht ein FBAS-Signal zur Verf·ugung.
Dieses wird im Chrominanzkanal C des Fernsehempf·angers einem herk·ommlichen PAL-Decoder 20 zugef·uhrt, an dessem Ausgang ein Farbdifferenzsignal U' und ein Farbdifferenzsignal V' parallel zur Verf·ugung stehen. Diese Signale U' und V' sind noch mit ·Ubersprechkomponenten behaftet, da mittels des herk·ommlichen PAL-Decoders 20 keine ·ubersprechfreie Trennung von Luminanzsignal und Farbdifferenzsignalen m·oglich ist.
Um bei der Verarbeitung der Farbdifferenzsignale Hardwareaufwand einzusparen, werden die am Ausgang des PAL-Decoders 20 bereitgestellten Signale U' und V' in einem Multiplexer 21 pixelweise zu einem einkanaligen Signal U'/V' zusammengefasst.
Das FBAS-Ausgangssignal der Zwischenfrequenzschaltung 2 wird weiterhin dem Luminanzkanal L des Fernsehempf·angers zugef·uhrt. Dort werden die aufeinanderfolgenden Halbbilder A1, B1, A2, B2, usw. des FBAS-Signals Speichereinheiten 22 und 23 zugef·uhrt, wobei die ungeradzahligen Halbbilder A1, A2, A3 usw. der Speichereinheit 22 und die geradzahligen Halbbilder B1, B2, B3, usw. der Speichereinheit 23 zugeordnet werden. Da - wie noch im Zusammenhang mit der Figur 2 erl·autert wird - zwischen dem Beginn des Einlesevorgangs und dem Beginn des Auslesevorgangs eine Mindestverz·ogerung notwendig ist, handelt es sich beim Speicher 22 um einen 4 Mbit-Speicher und beim Speicher 23 um einen 2 Mbit-Speicher.
Die Figur 2 zeigt ein Zeitdiagramm zur Erl·auterung der zeitlichen Zusammenh·ange zwischen den Einschreib- und den Auslesevorg·angen aus den Speichern 22 und 23 von Figur 1.
Die Figur 2a zeigt die aufeinanderfolgenden Halbbilder A1, B1, A2, B2, A3, ... des FBAS-Signals. Die ungeradzahligen Halbbilder A1, A2, A3, usw., werden im Speicher 22 abgespeichert, welcher derart dimensioniert ist, dass er den Inhalt der aktiven Zeilen zweier FBAS-Halbbilder aufnehmen kann. Die geradzahligen Halbbilder B1, B2, B3, usw., werden im Speicher 23 abgespeichert, welcher derart dimensioniert ist, dass er etwas mehr als den Inhalt der aktiven Zeilen eines FBAS-Halbbildes aufnehmen kann. Die schraffierten Bereiche in Figur 2a entsprechen den Randzeilenbereichen, d.h. in jedem Halbbild den oberen bzw. unteren 36 Zeilen.
Aus Figur 2b sind die Zeitintervalle ersichtlich, w·ahrend derer die ungeradzahligen Halbbilder A1, A2, usw. mit doppelter Auslesefrequenz jeweils viermal nacheinander aus dem Speicher 22 ausgelesen werden.
Aus Figur 2c sind die Zeitintervalle ersichtlich, w·ahrend derer die geradzahligen Halbbilder B1, B2, usw. ebenfalls mit doppelter Auslesefrequenz jeweils viermal nacheinander aus dem Speicher 23 ausgelesen werden.
In den Ausgangssignalen der Speicher 22 und 23 ist die f·ur die Arithmetik 25 zur vertikalen Aufw·artskonversion notwendige Zeilenumsortierung bereits ber·ucksichtigt.
Wie aus Figuren 2a und 2b hervorgeht, ist zwischen dem Beginn des Einlesens jedes ungeradzahligen Halbbildes und dem Beginn des ersten Auslesens desselben Halbbildes eine Mindestverz·ogerung t1 vorgesehen.
Durch diese Mindestverz·ogerung wird sichergestellt, dass die einzelnen Zeilen der Halbbilder am Ausgang der Speicher 22 und 23 f·ur die sp·atere, im Rahmen der vertikalen Aufw·artskonversion notwendige Arithmetik 25 in der richtigen zeitlichen Reihenfolge zur Verf·ugung stehen, was zur Folge hat, dass in der Schaltung 25 - abgesehen von wenigen Zeilenspeichern - kein weiterer Speicherplatz ben·otigt wird. Der Aufbau der Arithmetik 25 selbst ist zum Vest·andnis der Erfindung nicht notwendig und wird deshalb hier nicht n·aher beschrieben. In diesem Zusammenhang wird jedoch auf die Zeitschrift Rundfunktechnische Mitteilungen, Jg. 35 (1991) H. 1, S. 29-35, und die Zeitschrift Fernseh- und Kino-Technik, 46. Jg., Nr. 10/1992, hingewiesen.
Weiterhin wird durch die genannte Mindestverz·ogerung sichergestellt, dass die aufeinanderfolgenden Halbbilder am Ausgang der jeweiligen Speicher zeitgleich zur Verf·ugung gestellt werden k·onnen, was zur Folge hat, dass in der Arithmetik 24 zur Color-Plus- Decodierung - abgesehen von wenigen Zeilenspeichern - kein weiterer Speicherplatz ben·otigt wird. Die parallele Verf·ugbarkeit aufeinanderfolgender Halbbilder ist Voraussetzung f·ur die Durchf·uhrung des Color-Plus-Algorithmus zur Trennung der Luminanz- und der Chrominanzkomponente, welcher lediglich auf einer Addition entsprechender Komponenten aus aufeinanderfolgenden Halbbildern beruht. Da auch der Aufbau dieser Arithmetik zum Verst·andnis der Erfindung nicht notwendig ist, wird auch er hier nicht n·aher beschrieben.
Es wird jedoch auf die bereits oben genannte Zeitschrift Fernseh- und Kino-Technik, 44 Jg., Nr. 11/1990, S. 595-602, hingewiesen.
Damit ist zur Durchf·uhrung der drei Signalverarbeitungsverfahren bzw. -schritte Erh·ohung der Vertikalfrequenz von 50 Hz auf 100 Hz, Color-Plus-Decodierung zur Luminanz-/Chrominanz-Tennung, und Zeilenumsortierung zur vertikalen Aufw·artsinterpolation des Luminanzsignals von 432 auf 576 aktive Zeilen nur 1 Speicherblock mit den Speichern 22, 23, 27 und 28 notwendig. Die bei der Color-Plus-Decodierung und der vertikalen Aufw·artskonversion des Luminanzsignals erforderlichen arithmetischen Operationen k·onnen hinter dem genannten Speicherblock in der 100 Hz-Ebene erfolgen. Dies hat den Vorteil, dass beide arithmetischen Operationen 24 und 25 auf einem einzigen Chip zusammengefasst werden k·onnen.
Es wird noch darauf hingewiesen, dass die Speicherkapazit·at des Speichers 23 - wie oben bereits angegeben - etwas gr·osser sein muss (um mindestens 36 Zeilen) als die zur Aufnahme eines Halbbildes notwendige Speicherkapazit·at, da ansonsten die im Zeitintervall t2 von Figur 2a vorliegenden Daten des Halbbildes B2 in unerw·unschter Weise die bereits abgespeicherten Daten des Halbbildes B1 teilweise ·uberschreiben w·urden.
Die Verarbeitung des einkanaligen Signals U'/V' am Ausgang des Multiplexers 21 erfolgt ·ahnlich wie die des FBAS-Signals im Luminanzkanal. Die aufeinanderfolgenden Halbbilder werden Speichereinheiten 27 und 28 zugef·uhrt, wobei die ungeradzahligen Halbbilder dem Speicher 27 und die geradzahligen Halbbilder dem Speicher 28 zugeordnet werden. Die Einschreib- und Auslesezeitintervalle entspechen den in Figur 2 gezeigten. Im Unterschied zur Kapazit·at der Speicher 22 und 23 betr·agt die Speicherkapazit·at der Speicher 27 und 28 2 Mbit bzw. 1 Mbit. Die Ausgangssignale der Speicher 27 und 28 werden der Arithmetik 24 zur Color-Plus-Decodierung zugef·uhrt und dort von Luminanzresten befreit.
Die am Ausgang der Arithmetik 24 vorliegenden ·ubersprechfreien U/V-Signale werden in einer Schaltung 29 einer vertikalen Aufw·artskonversion mittels Interpolation unterworfen und in parallel vorliegende Farbdifferenzsignale U und V umgewandelt und gemeinsam mit dem am Ausgang der Arithmetik 25 zur vertikalen Aufw·artsinterpolation vorliegenden, ebenfalls ·ubersprechfreien Luminanzsignal Y einem 16 : 9-Bildschirm 26 zugef·uhrt. Dort kann das Signal mit einer Halbbildfrequenz von 100 Hz entweder im sog. AABB-Modus oder im ABAB-Modus dargestellt werden, je nachdem, ob es sich beim Bildquellenmaterial um eine Filmabtastung oder eine Kameraaufnahme handelt.
Die Steuerung des Multiplexers 21 und der Einschreib- und Auslesevorg·ange in bzw. aus den Speichern 22, 23, 27 und 28 erfolgt durch einen Mikrocomputer 30, welcher u.a. aus dem FBAS-Ausgangssignal der Zwischenfrequenzschaltung 2 die im Sender eingesetzten Kennsignale auswertet.
Ber·ucksichtigt man, dass bei der Color-Plus-Decodierung im Kameramode ein weiterer nicht gezeichneter Vollbildspeicher f·ur die Farbdifferenzsignale zum Zwecke einer Bewegungsdetektion ben·otigt wird, ist ersichtlich, dass beim beanspruchten Empf·anger insgesamt lediglich ein Speicherplatzbedarf von ca. 10 Mbit besteht.

GRUNDIG M169-92 IDTV 100HZ  (DIGI3 HF)  CHASSIS CUC1891 DIGI3 HF (DIGI III HF)  29501-062.01  .METHOD AND CIRCUIT ARRANGEMENT FOR REDUCING FLIMMER IN A TELEVISION RECEIVER:


  GRUNDIG E.M.V. ELEKTRO-MECHANISCHE VERSUCHSANSTALT MAX GRUNDIG HOLLAND. STIFTUNG & CO. KG.


 To improve t he picture quality in a television receiver which displays the received television signal in accordance with the line interlace method, frame stores are increasingly used. The remaining system-related flicker disturbances caused by the line interlace method require different signal processing for stationary and moving frame sequences in known flicker reduction processes, in which the receiver switches from flicker-free to motion-correct 100-Hz field repetition rate even with a relatively slight movement. To reduce system-related line flicker disturbances with line interlace reproduction, the signals contained in the frame store are in each case divided by vertical filtering in the television receiver into a vertical high-frequency and low-frequency signal as determined by the position frequency, these signals are differently processed in dependence on movement and the processed high-frequency and low-frequency signals are reproduced with twice the vertical frequency in line interlace. The flicker reduction method according to the invention can be used in all television receivers in which the television signal is reproduced at twice the vertical frequency in line interlace.

1. Flimmerreduktionsverfahren f·ur einen Fernsehempf·anger, bei dem das empfangene Fernsehsignal halbbildweise in einem Bildspeicher des Fernsehempf·angers zwischengespeichert, die Halbbilder einer Signalverarbeitung unterzogen und mit doppelter Vertikalfrequenz nach dem Zeilensprungverfahren wiedergegeben werden, dadurch gekennzeichnet, dass durch eine Vertikalfilterung der im Bildspeicher (SP) enthaltenen Signale, diese nach Massgabe der Ortsfrequenz in ein vertikales H·ohen- und Tiefensignal AOH, BOH und AOT, BOT aufgeteilt werden und dass die so erhaltenen H·ohen- und Tiefensignale AOH, BOH und AOT, BOT - gesteuert durch einen Begegungsdetektor (BD) - einer unterschiedlichen Signalverarbeitung mit unterschiedlichen Teilbildwiedergabefolgen unterzogen werden.

2. Flimmerreduktionsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass bei ruhenden und langsam bewegten Bildbereichen die H·ohensignale AOH, BOH der beiden Halbbilder in einer flimmerfreien 100 Hz-Halbbildwiedergabefolge AOH, BOH, AOH, BOH und die Tiefensignale AOT, BOT mit den interpolierten Tiefensignale AOTi, BOTi der beiden Halbbilder in einer bewegungsrichtigen 100 Hz-Halbbildwiedergabefolge AOT, AOTi, BOTi, BOT wiedergegeben werden und dass bei rasch bewegten Bildbereichen die beiden Halbbilder AO, BO und die interpolierten Halbbilder AOi, BOi in einer 100 Hz-Halbbildwiedergabefolge AO, AOi, BOi, BO wiedergegeben werden.

3. Flimmerreduktionsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass durch Zeilenmittelung der Tiefensignale AOT, BOT eine vertikale Interpolation vorgenommen wird.

4. Flimmerreduktionsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass bei der Signalverarbeitung die Tiefensignale AOT, BOT gewichtet und zeitlich interpoliert werden.

5. Flimmerreduktionsverfahren nach Anspruch 4, dadurch gekennzeichnet, dass eine nichtlineare Kantenversteilerung der Tiefensignale AOT, BOT adaptiv in Richtung des Bewegungsvektors und proportional zu dessen Geschwindigkeitsbetrag vorgenommen wird.

6. Flimmerreduktionsverfahren nach Anspruch 5, dadurch gekennzeichnet, dass durch nichtlineare Kantenversteilerung der Tiefensignale AOT, BOT in Richtung der horizontalen Ortskoordinate die auftretende Bewegungsunsch·arfe reduziert wird.

7. Schaltungsanordnung zur Durchf·uhrung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass mittels einem im Fernsehempf·anger angeordneten Demultiplexer (D) und dem mit diesem verbundenen Bildspeicher (SP) das ankommende Signal halbbildweise zwischengespeichert wird, dass zur Aufteilung in H·ohen- und Tiefensignal AOH, BOH und AOT, BOT mit dem Bildspeicher (SP) ein komplement·ares, vertikal interpolierendes Filter (F) verbunden ist, dass das Filter (F) mit einem Umschalter (S) verbunden ist, welcher das H·ohen- oder Tiefensignal AOH, BOH oder AOT, BOT, AOTi, BOTi einer bewegungsadaptiven Steuerung (ST) zuf·uhrt und dass die bewegungsadaptive Steuerung (ST) einerseits mit einem an den Bildspeicher (SP) angeschlossenen Bewegungsdetektor (BD) verbunden ist und andererseits ·uber einen Bildwiederholschalter (W) und einen Interpolator (I) mit dem Bildspeicher (SP) in Verbindung steht.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass das komplement·are, vertikal interpolierende Filter (F) ein vertikales H·ohensignalfilter (F1) und ein vertikal interpolierendes Tiefensignalfilter (F2) aufweist und dass mit dem H·ohensignalfilter (F1) ein erster Schalter (S1) und mit dem Tiefensignalfilter (F2) ein zweiter Schalter (S2) verbunden ist, wobei am Ausgang des ersten und zweiten Schalters (S1 und S2) die jeweilige Halbbildwiedergabefolge f·ur ruhende und langsam bewegte Bildbereiche abgreifbar ist.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass das H·ohensignalfilter (F1) und das Tiefensignalfilter (F2) mit einem Bewegungsdetektor mit Filtersteuerung (BDF) verbunden sind, welcher in Abh·angigkeit von der Bewegungsgeschwindigkeit eine Verschiebung der Durchlassbereiche der beiden Filter (F1, F2) derart vornimmt, dass zwischen den Halbildwiedergabefolgen f·ur H·ohen- oder Tiefensignal umgesteuert wird.

10. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass mit dem Tiefensignalfilter (F2) ein Tiefeninterpolator (TI) verbunden ist, an dessen Ausgang eine bewegungsadaptive Kantenversteilerungsschaltung (KV) angeschlossen ist.

Description:

VERFAHREN UND SCHALTUNGSANORDNUG ZUR FLIMMERREDUKTION BEI EINEM FERNSEHEMPF·ANGER
Die Erfindung betrifft ein Verfahren zur Flimmerreduktion bei einem Fernsehempf·anger gem·ass dem Oberbegriff des Patentanspruchs 1.
Durch Verwendung von Bildspeichern l·asst sich in Fernsehempf·angern die Bildqualit·at verbessern. Der Bildspeicher kann nicht nur zur Unterdr·uckung von Rausch- oder Cross-Colour-St·orungen oder zur Funktionserweiterung (z.B. Bild im Bild) genutzt werden, sondern auch zur Reduktion systembedingter Flimmerst·orungen. Zu den Flimmerst·orungen z·ahlen Zeilenflimmern, Zeilenwandern, Kantenflackern und Grossfl·achenflackern Zur Reduzierung des Grossfl·achenflackerns wurde das Zeilensprungverfahren eingef·uhrt, bei dem ein Vollbild in zwei Teilbilder aufgespaltet wird, wobei das eine Teilbild alle ungeraden und das andere Teilbild alle geraden Zeilen enth·alt.
Es sind eine Reihe von verschiedenen Flimmerreduktionsverfahren mit 100-Hz-Teilbildfrequenz unter Beibehaltung des Zeilensprungverfahrens bekannt deren Leistungsf·ahigkeit im Vergleich zueinander beispielsweise in den Zeitschriften "Fernseh- und Kino-Technik, 40. Jg., Nr. 4/1986, S. 134 - 139" oder "Rundfunktechnische Mitteilungen, Jg. 31 (1987), Heft 2, S. 75 - 82" ausf·uhrlich beschrieben sind. Diese Vergleichsbetrachtungen zeigen deutlich, dass f·ur eine wirkungsvolle Beseitigung von Zeilen-Flimmerst·orungen eine Kombination der bekannten Flimmerreduktionsverfahren vorzuziehen ist, wobei der ·Ubergang zwischen den bekannten Flimmerreduktionsverfahren unter Einsatz eines Bewegungsdetektors vorgenommen wird.
Mit Hilfe von Interpolationsverfahren kann zwar der Aufwand f·ur den Bewegungsdetektor verringert werden, die gleichzeitige Reduktion von Bewegungsst·orungen und Flimmerst·orungen erfordert jedoch einen hohen Aufwand bei der Signalverarbeitung. Die Umschaltung zwischen flimmerfreier Halbbildwiedergabefolge und bewegungsrichtiger Halbbildwiedergabefolge ist bereits bei geringen Bewegungsgeschwindigkeiten vorzunehmen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Flimmerreduktion bei einem Fernsehempf·anger derart anzugeben, dass der Ubergang von zeilenflimmerfreier zu bewegungsrichtiger Teilbildwiedergabefolge erst bei relativ hohen Bewegungsgeschwindigkeiten vorzunehmen ist. Diese Aufgabe wird durch ein Flimmerreduktionsverfahren mit den Merkmalen des Patentanspruchs 1 gel·ost.
Dem erfindungsgem·assen Flimmerreduktionsverfahren liegt die Erkenntnis zugrunde, dass Zeilen-Flimmereffekte vorwiegend durch nach Massgabe der Ortsfrequenz vertikale H·ohenanteile beeinflusst werden. Durch die Vertikalfilterung der im Bildspeicher enthaltenen Signale kann nun f·ur die so erhaltenen H·ohen- und Tiefensignale eine Signalverarbeitung derartig durchgef·uhrt werden, dass die H·ohensignale zeilenflimmerfrei und die Tiefensignale bewegungsrichtig wiedergegeben werden. Dadurch wird auf ·uberraschend einfache Art und Weise erst bei rasch bewegten Bildbereichen der ·Ubergang auf eine bewegungsrichtige Teilbildwiedergabefolge notwendig.
Bei der Ausf·uhrungsform des Flimmerreduktionsverfahrens nach Patentanspruch 2 werden die H·ohensignale ann·ahernd mit der Flimmerqualit·at eines progressiv wiedergegebenen Vollbildes angeboten, d. h., es wird eine zeilenflimmerfreie Bildwiedergabe erreicht. Auch Aliasfehler werden dadurch weitgehend kompensiert. Durch das Tiefensignal werden bewegte Objekte mit ihren wesentlichen Begrenzungen bewegungsrichtig dargestellt. Zur Vermeidung von flatternden Kanten wird zwischen den Halbbildwiedergabefolgen f·ur ruhende und langsam bewegte Bildbereiche bzw. rasch bewegte Bildbereiche weich umgesteuert.
Das Flimmerreduktionsverfahren gem·ass Patentanspruch 3 erfordert einen geringen Signalverarbeitungsaufwand, da die vertikale Uminterpolation nur f·ur die Tiefensignale vorzunehmen ist.
Die gewichtete und zeitliche Interpolation der Tiefensignale gem·ass Patentanspruch 4 ergibt bei kleineren und mittleren Geschwindigkeiten eine gute Bewegungsdarstellung. Die Verschmierung der Kanten von sich bewegenden Objekten tritt wegen der H·ohen-Tiefen-Trennung nur in Horizontalrichtung, d.h. bei vertikalen Kanten und in abgeschw·achter Form bei diagonalen Kanten auf. Die auftretende Bewegungsunsch·arfe kann jedoch durch ein Flimmerreduktionsverfahren gem·ass Patentanspruch 5 oder 6 auf einfache Art und Weise r·aumlich korrigiert werden.
Die Schaltungsanordnung zur Durchf·uhrung des Verfahrens gem·ass Patentanspruch 7 erfordert einen geringen Schaltungsaufwand, insbesondere bei Realisierung des Bewegungdetektors, und erlaubt die geeignete Festlegung der komplement·aren Filterflanken.
Bevorzugte Ausgestaltungen der Schaltungsanordnung sind in weiteren Patentanspr·uchen angegeben.
Die Erfindung wird im folgenden anhand in der Zeichnung dargestellter Ausf·uhrungsformen f·ur das erfindungsgem·asse Flimmerreduktionsverfahren n·aher beschrieben und erl·autert. Es zeigt: Fig 1 das Blockschaltbild einer ersten Ausf·uhrungsform zur Durchf·uhrung des erfindungsgem·assen Verfahrens, Fig 2 das Blockschaltbild einer Ausf·uhrungsform f·ur einen Frequenzbandselektor, Fig 3 schematisch die Signalverarbeitung f·ur eine 100-Hz-Halbbildwiedergabefolge mit Vollbildwiederholung der vertikalen H·ohensignale und Halbbildwiederholung der vertikalen Tiefensignale, Fig 4 das ortsfrequente Spektrum der komplement·aren, vertikalen H·ohen-Tiefensignal-Trennung, Fig 5 das Blockschaltbild einer Ausf·uhrungsform f·ur einen bewegungsadaptiven Frequenzbandselektor,
Fig 6 schematisch die Signalverarbeitung f·ur eine 100-Hz-Halbbildwiedergabefolge mit Vollbildwiederholung der vertikalen H·ohensignale und zeitlicher Mittelung der vertikalen Tiefensignale, Fig 7 das Blockschaltbild einer Ausf·uhrungsform f·ur einen gesteuerten Tiefeninterpolator mit Kantenversteilerung, Fig 8 den Leuchtdichteverlauf bei gewichteter linearer Interpolation, Fig 9 das Zeitdiagramm f·ur Abtastung und Gewichtung sowie die ·Ubertragungsfunktion zur Erl·auterung der Filterwirkung bei linearer Interpolation und Fig 10 ein zweidimensionales Frequenzspektrum des Leuchtdichtesignals sowie die ·Ubertragungsfunktion und Interpolations·ubertragungsfunktion zur Erl·auterung der Interpolation bei translatorischer Bewegung.
Fig 1 zeigt das Blockschaltbild einer ersten Ausf·uhrungsform zur Realisierung des erfindungsgem·assen Verfahrens. Ein Demultiplexer D ist mit einem Bildspeicher SP verbunden, in dem das ankommende Signal Si halbbildweise (Halbbilder A, B) abgespeichert wird. Mit dem Bildspeicher SP sind ein komplement·ares, vertikal interpolierendes Filter F, ein Interpolator I und ein Bewegungsdetektor BD verbunden. Mittels des Filters F werden die Halbbilder A,B in H·ohen-Tiefensignale z.B. AOH, AOT aufgeteilt und ·uber einen Umschalter S einer bewegungsadaptiven Steuerung ST zugef·uhrt. Die Schaltfrequenz des Umschalters S entspricht der doppelten Vertikalfrequenz T. Die bewegungsadaptive Steuerung ST ist weiterhin mit dem Bewegungsdetektor BD, einem Monitor M und einem Bildwiederholschalter W verbunden, an dessen Eingang der Interpolator I angeschlossen ist.
Bei ruhigen und bewegten Bildteilen bis herauf zu etwa 2 bis 3 Bildpunkten Pro Halbbild wird von der bewegungsadaptiven Steuerung ST mit Hilfe des Bewegungsdetektors BD der obere Zweig mit dem Filter F und dem Umschalter S ausgew·ahlt. Bei noch gr·osseren Bewegungsgeschwindigkeiten wird von der bewegungsadaptiven Steuerung ST der untere Zweig mit dem Interpolator I und dem Bildwiederholschalter W angesteuert. ·Uber den oberen Zweig werden die H·ohensignale AOH, BOH der beiden Halbbilder A, B in einer flimmerfreien 100-Hz-Halbbildwiedergabefolge AOH, BOH, AOH, BOH und die Tiefensignale AOT, BOT bzw. interpolierten Tiefensignale AOTi, BOTi der beiden Halbbilder A, B in einer bewegungsrichtigen 100-Hz-Halbbildwiedergabefolge AOT, AOTi, BOTi, BOT dem Monitor M zugef·uhrt.
Mit dem Buchstaben i ist eine zeitliche Interpolation zwischen den Halbbildrastern angedeutet, welche unter Benutzung geeigneter Filter durchgef·uhrt werden kann. ·Uber den unteren Zweig mit Interpolator I und Bildwiederholschalter W werden bei rasch bewegten Bildbereichen die Halbbilder A, B bzw. durch Interpolation entstehenden Halbbilder Ai, Bi am Monitor in einer 100-Hz-Halbbildwiedergabefolge AO, AOi, BOi, BO wiedergegeben. Durch i soll ebenfalls eine zeitliche Interpolation zwischen den Halbbildrastern, welche unter Benutzung geeigneter Filter durchgef·uhrt werden kann, angedeutet sein.
Fig. 2 zeigt im Detail den Aufbau des komplement·aren, vertikal interpolierenden Filters F und des Umschalters S (Frequenzbandselektor FBS). Das Filter F weist ein vertikales H·ohensignalfilter F1 und ein vertikal interpolierendes Tiefensignalfilter F2 auf. Mit dem H·ohensignalfilter F1 ist ein erster Schalter S1 und mit dem Tiefensignalfilter F2 ist ein zweiter Schalter S2 verbunden. Die Eing·ange des H·ohensignalfilters F1 und des Tiefensignalfilters F2 sind mit dem Bildspeicher SP verbunden. Am Ausgang des ersten und zweiten Schalters S1, S2 ist die jeweilige Halbbildwiedergabefolge (100-Hz-Takt T1 bzw. T2) f·ur ruhende und langsam bewegte Bildbereiche abgreifbar, welche ·uber eine Addierschaltung AD dem Monitor M zugef·uhrt wird. Die am Ausgang des ersten und zweiten Schalters S1, S2 auftretenden Halbbildwiedergabefolgen werden im folgenden anhand Fig.3 n·aher beschrieben und erl·autert.
Fig. 3 zeigt schematisch die beim Flimmerreduktionsverfahren auftretenden Signale in den verschiedenen Signalverarbeitungsstufen. Das in der ersten Zeile der Fig. 3 dargestellte ankommende Zeilensprungsignal (Halbbilder AO, BO, A1 , B1 usw.) wird durch eine komplement·are Filterung in einen nach Massgabe der Ortsfrequenz vertikalen H·ohen- und Tiefenanteil aufgeteilt (vgl. zweite Zeile der Fig. 3, H·ohensignal AOH, BOH, A1H, B1H usw. sowie Tiefensignal AOT, BOT, A1T, B1T usw.).
F·ur ruhende und langsamer bewegte Bildbereiche werden die H·ohensignale AOH, BOH der beiden Halbbilder in einer flimmerfreien 100-Hz-Halbbildwiedergabefolge AOH, BOH, AOH, BOH wiedergegeben. Dies sichert auch eine zeilenflimmerfreie Bildwiedergabe, da die f·ur das Zeilenflimmern weitgehend verantwortlichen vertikalen H·ohensignale AOH, BOH dem Auge - in den H·ohen - ann·ahernd in der Flimmerqualit·at eines progressiv wiedergegebenen Vollbildes angeboten werden. Aliasfehler der im 10-ms-Abstand aufeinanderfolgenden Halbbilder AO, BO usw. werden weitgehend kompensiert.
Die Tiefensignale AOT, BOT bzw. interpolierten Tiefensignale AOTi, BOTi der beiden Halbbilder AO,BO werden in einer bewegungsrichtigen 100-Hz-Halbbildwiedergabefolge AOT, AOTi, BOTi, BOT wiedergegeben. Die zeitliche Interpolation ist auf einfache Art und Weise durchf·uhrbar, z.B. durch Zeilenmittelung, da diese nur f·ur das Tiefensignal AOT, BOT usw. durchzuf·uhren ist. Diese Ausf·uhrungsform der vertikalen Tiefenwiederholung ist f·ur eine Bewegungsdarstellung besonders g·unstig, da kein zeitlicher R·ucksprung erfolgt. Insbesondere werden durch das vertikale Tiefensignal AOT, BOT usw. (welches auch alle horizontalen H·ohen enth·alt) bewegte Objekte mit ihren wesentlichen Begrenzungen bewegungsrichtig dargestellt.
Die signalm·assig in den vertikalen H·ohen AOH, BOH usw. dargestellten feinen Details, welche Zeilenflimmern hervorrufen k·onnen, werden in der flimmerfreien 100-Hz-Halbbildwiedergabefolge AOH, BOH, AOH, BOH wiedergegeben.
F·ur die Beurteilung des Flimmerreduktionsverfahrens gen·ugt die spektrale Betrachtung der vertikalen Richtung und der Zeit, da nur in diesen beiden Richtungen diskret abgetastet wird, w·ahrend in horizontaler Richtung eine kontinuierliche Wiedergabe erfolgt. Durch die zeitlich-sequentielle Abtastung der Zeilen sind Zeitfrequenz f und Ortsfrequenz f nicht unabh·angig von einander, n·aherungsweise k·onnen die Spektren der vertikalen Richtung y und der Zeit t multiplikativ zu zweidimensionalen Spektren zusammengefasst werden.
In Fig. 4 ist der Frequenzgang f·ur eine Ausf·uhrungsform eines vertikalen, komplement·aren Filters dargestellt. Die ortsfrequenten Spektren der beiden Halbbilder AO und BO sind wegen der vertikalen Abtastung periodisch in Richtung der Ortsfreguenzachse f. Die in den beiden Halbbildern AO und BO enthaltenen Aliasfehler kompensieren sich infolge des umgekehrten Vorzeichens.
Durch die Hochpassfilterung mittels des vertikalen H·ohensignalfilters F1 mit dem Frequenzgang HH entstehen Signale, in denen ·uberwiegend die Aliasfehler enthalten sind. Dadurch kann f·ur die H·ohensignale AOH, BOH eine Aliaskompensation und Flimmerreduktion vorgenommen werden. Die zur Hochpassfilterung komplement·are Tiefpassfilterung mittels des vertikalen Tiefensignalfilters F2 und dem Frequenzgang HT liefert in den Halbbildern AO und BO ·uberwiegend die vorzeichengleichen Basissignale, so dass die Bewegung mit grosser Wiedergabetreue darstellbar ist.
Bei gr·osserer Bewegung sind die zu verschiedenen Zeitpunkten aufgenommenen Bildinhalte nicht mehr gleich, so dass die Halbbildspektren in Form und Vorzeichen von einander abweichen. Auch bei idealer Integration w·urden sich Aliasfehler nicht mehr kompensieren. An feinen horizontalen Details, d. h. bei hohen vertikalen Ortsfrequenzen fY, w·urden Artifakte sichtbar werden. Um dies zu vermeiden wird mittels der bewegungsadaptiven Steuerung ST vom oberen auf den unteren Zweig umgesteuert und die Halbbilder AO, BO bzw. interpolierten Halbbilder AOi, BOi in einer bewegungsrichtigen 100-Hz-Halbbildwiedergabefolge AO, AOi, BOi,BO wiedergegeben. Durch die weiche Umsteuerung wird das Auftreten von flatternden Kanten vermieden.
Zur Reduktion der systembedingten Zeilen-Flimmerst·orungen ist eine Optimierung der komplement·arer Filterflanken von vertikalen H·ohensignalfilter F1 und vertikal interpolierenden Tiefensignalfilter F2 erforderlich. Diese Optimierung, im Hinblick auf die zu verarbeitenden Signale, kann vereinfacht werden, wenn eine bewegungsadaptive Steuerung der Filterflanken vorgenommen wird. In Fig. 5 ist eine Ausf·uhrungsform f·ur einen bewegungsadaptiven Frequenzbandselektor dargestellt. Das H·ohensignalfilter F1 und das Tiefensignalfilter F2 sind mit einem Bewegungsdetektor mit Filtersteuerung BDF verbunden, welcher in Abh·angigkeit von der Bewegungsgeschwindigkeit eine Verschiebung der Durchlassbereiche der beiden Filter F1, F2 derart vornimmt, dass zwischen den Halbbildwiedergabefolgen f·ur H·ohen- oder Tiefensignal umgesteuert wird.
Bei ruhenden und sehr schwach bewegten Bildteilen wird die Signalverarbeitung der beiden Halbbilder entsprechend der Signalverarbeitung f·ur das H·ohensignal vorgenommen, d.h. die Flanke des vertikalen H·ohensignalfilters F1 liegt bei der Grenzfrequenz gleich Null. Mit steigender Bewegungsgeschwindigkeit wird diese Flanke dann kontinuierlich bzw. in Stufen zu h·oheren Frequnzen verschoben, bis schliesslich bei grossen Geschwindigkeiten die Signalverarbeitung f·ur die beiden Halbbilder entsprechend der bewegungsrichtigen Signalverarbeitung f·ur das Tiefensignal vorgenommen wird. Auf diese Art und Weise wird eine bewegungsadaptive Steuerung erm·oglicht, welche bei jeder Bewegungsgeschwindigkeit eine Optimierung hinsichtlich Bewegungswiedergabe und Flimmerreduktion vornimmt.
In Fig. 6 ist schematisch die Signalverarbeitung einer 100-Hz-Halbbildwiedergabefolge dargestellt, bei der die nach Massgabe der Ortsfrequenz vertikalen H·ohensignale zeilenflimmerfrei wiedergegeben werden und f·ur die Tiefensignale eine Signalverarbeitung mit Gewichtung und zeitlicher Interpolation vorgenommen wird. Bei der Signalverarbeitung wird also eine vertikale H·ohen-Tiefensignaltrennung, eine zeitliche, lineare Interpolation der vertikalen Tiefensignale und eine bewegungsadaptive Hinzuf·ugung der vertikalen H·ohensignale vorgenommen.
Das ankommende Singal wird zun·achst durch eine komplement·are Filterung in ein vertikales H·ohen- und Tiefensignal aufgeteilt (vgl. erste und zweite Zeile der Fig. 6). Das vertikale H·ohensignal wird f·ur ruhende und schwach bewegte Bildteile in der flimmerfreien 100-Hz-Halbbildwiedergabefolge AOH, BOH, AOH, BOH wiedergegeben. Dadurch wird eine zeilenflimmerfreie Bildwiedergabe erreicht, da die f·ur das Zeilenflimmern weitgehend verantwortlichen vertikalen H·ohensignale dem Auge ann·ahernd in der Flimmerqualit·at eines progressiv geschriebenen Vollbildes angeboten werden. Die Aliasfehler der in 10-ms-Abst·anden aufeinander folgenden Halbbilder kompensieren sich dabei weitgehend.
F·ur die Gewichtung und zeitliche Interpolation der Tiefensignale sind verschiedene Ausf·uhrungsformen denkbar, im Hinblick auf eine gute Bewegungsdarstellung wird vorzugsweise eine Signalverarbeitung entsprechend der nachfolgenden Gleichung vorgenommen: EMI19.1
Die dabei entstehenden Signale sind im Signalverarbeitungsschema der Fig. 6 (in dritter Zeile) dargestellt. Die zeitliche Interpolation f·ur die vertikalen Tiefensignale (d.h. mit den horizontalen Tiefen- und H·ohensignalen) sichert bei kleineren und mittleren Geschwindigkeiten eine gute Bewegungsdarstellung. Wie bei allen zeitlich interpolierenden Verfahren tritt ohne weitere Massnahmen eine Verschmierung der Kanten von sich bewegenden Objekten auf, diese wegen der H·ohen-Tiefensignal-Trennung allerdings nur in horizontaler Richtung, d.h. bei vertikalen und - schw·acher - bei diagonalen Kanten. Durch eine bewegungsadaptive Signalverarbeitung mit Kantenversteilerung kann die Signalverarbeitung gem·ass Gleichung (1) jedoch bis zu Geschwindigkeiten von ca. 1 bis 2 Bildpunkten je Halbbild vorgenommen werden.
In Fig. 7 ist eine Ausf·uhrungsform f·ur eine bewegungsadaptive Signalverarbeitung mit Kantenversteilerung dargestellt. Der Schalter S2 wird durch einen Tiefeninterpolator TI und eine an dessen Ausgang angeschlossene bewegungsadaptive Kantenversteilerungsschaltung KV ersetzt. Der Tiefeninterpolator TI ist mit dem Bewegungsdetektor mit Filtersteuerung BDF verbunden. Die Funktionsweise der r·aumlichen Korrektur bei zeitlicher Bewegungsverschmierung wird im folgenden anhand der Fig. 8, 9 und 10 n·aher beschrieben und erl·autert.
Fig. 8 zeigt eine sich horizontal fortbewegende vertikale Kante, wobei der Leuchtdichteverlauf g1 (x,t1 ) bzw. g2 (x,t2) zum Zeitpunkt t1 bzw. t2 angegeben ist. Wie Fig. 8 deutlich zeigt, tritt infolge der gewichteten linearen Interpolation eine Kantenverschleifung auf. Die Filterwirkung einer solchen linearen Interpolation l·asst sich durch Faltung mit einer in Fig. 9 dargestellten dreieckf·ormigen Impulsantwort beschreiben, wobei im Frequenzbereich eine Filterwirkung, beschreibbar durch den Frequenzgang H(f) = TO si<2> ( pi fTO), auftritt,
F·ur die sich translatorisch in x-Richtung bewegende Kante gilt dann: (2) g (x,y) @@@ G (f, f)
Unter Anwendung des Verschiebungssatzes der Fouriertransformation erh·alt man f·ur die sich bewegende Kante: (3) g1 (x,y,t) = g (x-vxt,y) @@ G1 (f, f) (f+vxf)
F·ur die Vereinfachung der Betrachtung wird nun die zeilenm·assige Abtastung und der Zeilensprung vernachl·assigt und nur die zeitliche Abtastung betrachtet. F·ur das Spektrum in der f, f-Ebene des Signals nach Gleichung (3) ergibt sich die in Fig. 10 angegebene periodische Darstellung. Die translatorisch bewegten Spektren sind l·angs der Geraden EMI21.1 geschert. Eine lineare zeitliche Interpolation erzeugt eine Gewichtung mit der Interpolations·ubertragungsfunktion Ht (f) f·ur das gescherte Spektrum und wirkt r·aumlich mit der ·Ubertragungsfunktion Hd (f) in Richtung des gescherten Spektrums.
Ist die translatorische Bewegung derart, dass das Auge dem Objekt folgen kann, so ist f·ur den Betrachter die Bewegung gleichsam kompensiert. Er nimmt dann mit der Toleranz des Auges f·ur ruhende Objekte den Sch·arfeverlust besonders an den Kanten wahr. In gewissen Grenzen kann der Sch·arfeverlust mit Hilfe einer rein r·aumlichen, linearen oder nichtlinearen Anhebung in f-Richtung, invers zur ·Ubertragungsfunktion Hd (f) kompensiert werden.
Die Kantenanhebung ist adaptiv in Bewegungsrichtung und proportional zum Geschwindigkeitsbetrag des Geschwindigkeitsvektors vorzunehmen. Durch die Beschr·ankung der bewegungsabh·angigen Versteilerung auf vertikale Tiefensignale und das sp·atere Hinzuf·ugen der vertikalen H·ohensignale ist eine Bewegungsvektorsch·atzung mit geringem Aufwand m·oglich, insbesondere f·uhrt eine eindimensionale, horizontale Frequenzganganhebung bzw. nichtlineare Kantenversteilerung in derselben Richtung zu zufriedenstellenden Ergebnissen. Weitere Ausf·uhrungsformen hierf·ur sind durch eine dem Geschwindigkeitsbetrag n·aherungsweise proportionale Gewichtung der Frequenzanhebung bzw. eine dem Geschwindigkeitsbetrag n·aherungsweise proportionale, gewichtete Kantendetail-Signaladdition gegeben.

GRUNDIG M169-92 IDTV 100HZ  (DIGI3 HF)  CHASSIS CUC1891 DIGI3 HF (DIGI III HF)  29501-062.01 VIDEO PICTURE PROCESSING APPARATUS:

 

 2.1. To achieve effects in the processing of video images, it has previously been customary to work with frame buffers or produce the changes in the image by means of software. These methods are very complex and can

therefore only be used in the field of professional electronics. It is therefore the object of the invention to specify a device by means of which video effects are achieved in a simple manner. 2.2. This object is achieved by the fact that during the processing of the colour signal in a video device with digital signal processing, a manipulation logic is inserted into the signal path, by means of which single or several bits of a data word, which specifies the colour content of a picture element, are selectively changed. 2.3. Video devices

1. Einrichtung zum Bearbeiten von Videosignalen zur Erzielung von Farbef fekten bei Videoger·aten, in denen das Bild bei der Verarbeitung in Bildpunkte aufgetrennt wird und diese Bildpunkte digital verarbeitet werden, dadurchgekennzeichnet, dass die einzelnen Bildpunktsignale jeweils als einzelne aus mehreren bits bestehende Datenw·orter bitparallel an einer Manipulationslogik (ML) anliegen und dort einzelne oder mehrere bits eines Datenwortes, welches die digitale Farbinformation eines Bildpunktes enth·alt, entsprechend einer Auswahl durch eine Maske ver·andert werden und diese Maske in einer Maskenlogik (MK) erzeugt wird.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine Z·ahleinheit (ZE), bestehend aus einem Z·ahler und einer Ansteuerlogik, die Maskenlogik (MK) in Abh·angigkeit des Z·ahlerstandes ansteuert.

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Bediener die Z·ahlimpulse der Z·ahlereinheit (ZE) manuell ·uber eine Bedieneinheit eingibt.

4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Z·ahlimpulse aus einer Zeitschleife abgeleitet werden, wobei nach einer vorbestimmten Zeit ein Z·ahlimpuls erzeugt wird.

5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Z·ahlimpulse von Synchronisationssignalen abgeleitet werden, wobei nach einer vorbestimmten Anzahl von Synchronisationssignalen ein Z·ahlimpuls erzeugt wird.

6. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass ein Audiosignal an einen Schmitt-Trigger gef·uhrt wird, dessen Ausgang den logischen Pegel 1 einnimmt, wenn die Amplitude eine bestimmte Amplitudengrenze ·uberschreitet und den logischen Pegel 0 einnimmt, wenn diese Grenze unterschritten wird, und diese logischen Pegel zur Ansteuerung des Z·ahlers derart benutzt werden, dass der Z·ahler in Abh·angigkeit des logischen Pegels vor- oder r·uckw·arts z·ahlt, wobei nach Erreichen der n-ten Stufe bzw. des Wertes 0 der Z·ahlereinheit (ZE) der Z·ahlerstand solange beibehalten wird, bis wieder in die andere Richtung gez·ahlt wird.

7. Einrichtung zum Bearbeiten von Videobildern zur Erzielung von Farbeffekten bei Videoger·aten, in denen das Bild bei der Verarbeitung in Bildpunkte aufgetrennt wird und diese Bildpunkte digital verarbeitet werden, dadurchgekennzeichnet, dass die einzelnen Bildpunkte jeweils als einzelne aus mehreren bits bestehende Datenw·orter bitparallel an einer Invertierungslogik anliegen, welche das Datenwort invertiert.

8. Einrichtung nach einem oder mehreren der Anspr·uche 1 bis 5, dadurch gekennzeichnet, dass beim Erkennen von Synchronisationssignalen keine Ver·anderung der Datenw·orter durch die Manipulationslogik erfolgt.

Description:

EINRICHTUNG ZUM BEARBEITEN VON VIDEOBILDERN
Die vorliegende Erfindung betrifft eine Einrichtung zum Verarbeiten von Videosignalen zur Erzielung von Farbef fekten bei Videoger·aten, in denen das Bild bei der Verarbeitung in Bildpunkte aufgetrennt wird und diese Bildpunkte seriell in digitaler Form verarbeitet werden.
Einrichtungen zur Erzeugung von Farbeffekten blieben bisher meist auf Profiger·ate beschr·ankt, da die Ausf·uhrung sehr aufwendig war. Neben analogen Methoden der Farbverfremdung gab es bei Ger·aten mit digitaler Bildverarbeitung die M·oglichkeit, Bildinhalte in Bildspeichern abzulegen, zu manipulieren und dann weiterzuverarbeiten.
Weiterhin ist es bekannt, Bildmanipulationen mit Softwareprogrammen durchzuf·uhren, wobei hier meist Schnittstellen zu Datenverarbeitungsanlagen notwendig sind.
Der Aufwand bei diesen Einrichtungen der Bildverfremdung ist dabei sehr gross.
Aufgabe der Erfindung ist es deshalb eine Einrichtung anzugeben, mit der auf einfache Weise bei digitalisierten Videosignalen Farbver·anderungen vorgenommen werden k·onnen.
Dies wird durch eine Einrichtung gem·ass der Erfindung dadurch erreicht, dass einzelne oder mehrere bits des digitalen Videosignals so ver·andert werden, dass sich Farbverfremdungen ergeben.
Bei Videoger·aten, deren Signalverarbeitung digital erfolgt, werden in der Regel das Leuchtdichtesignal und das Farbsignal getrennt, wobei die erfindungsgem·asse Einrichtung nur das Farbsignal betrifft. Weiterhin werden die einzelnen Bilder in Bildpunkte unterteilt, die der Horizontal- und der Vertikalaufl·osung entsprechen und jeder Bildpunkt wird als ein aus mehreren bits bestehendes Datenwort dargestellt, welches die Informationen ·uber diesen Bildpunkt enth·alt. Die einzelnen Bildpunkte werden seriell verarbeitet, so, wie sie nach der D/A-Wandlung auf dem Bildschirm dargestellt werden bzw. wie sie vor der A/D-Wandlung empfangen oder aufgezeichnet wurden.
Bei der Verarbeitung der einzelnen Bildpunkte wird in den Farbsignalweg eine Manipulationslogik eingef·ugt, welche nach einem bestimmten vorgebbaren Muster einzelne bits oder eine Bitgruppe ver·andert, wodurch Farbverfremdungen auf einfache Weise entstehen.
Die Erfindung wird im folgenden anhand von Zeichnungen n·aher erl·autert, dabei zeigen: Fig. 1 Blockschaltbild der Einrichtung, Fig. 2 Zeitdiagramme der Z·ahlereinheit, Fig. 3 Schaltbild der Manipulationslogik.
In Fig. 1 ist das Blockschaltbild der erfindungsgem·assen Anordnung dargestellt, die eine Manipulationslogik ML, eine Maskenlogik MK und eine Z·ahlereinheit ZE enth·alt, wobei die Z·ahlereinheit ZE aus einem Z·ahler und einer Ansteuerlogik besteht. Das zu verarbeitende digitale Videosignal Vi liegt bitparallel am Eingang Me der Manipulationslogik an und wird, je nachdem welche Maske gesetzt ist, ver·andert oder unver·andert an den Ausgang Ma gef·uhrt.
An den Eing·angen der Z·ahlereinheit ZE liegen das Taktsignal T, ein Reset-Signal R und das Ansteuersignal ZS f·ur die Z·ahlereinheit ZE, in der festgelegt wird, nach welchem Modus gez·ahlt wird. Die Funktion hierzu wird mit Hilfe von Fig. 2 erl·autert.
Das Ausgangssignal der Z·ahlereinheit ZE, d.h. der Z·ahlerstand des darin enthaltenen Z·ahlers, liegt am Eingang der Maskenlogik MK, die eine dem Z·ahlerstand entsprechende Maske setzt, die an den Eingang Mm der Manipulationslogik ML gelegt wird.
Die Farbmanipulation erfolgt durch die Ver·anderung einzelner bits oder mehrerer bits eines Datenwortes, wobei in einem Datenwort jeweils die Farbinformationen eines Bildpunktes enthalten sind. Die Konfiguration der ver·anderten Stellen wird von der Maskenlogik festgelegt. In ihr werden einzelne bits gesetzt oder r·uckgesetzt, die angeben, ob das entsprechende bit im zu verarbeitenden Datenwort ge·andert wird oder nicht.
Die Maskenlogik wird von der Z·ahlereinheit ZE angesteuert, d.h. die Maske wird entsprechend dem Z·ahlerstand des in ZE enthaltenen Z·ahlers gesetzt. Zu diesem Zweck wird in einer Ansteuerlogik ein 8-bit-Wort erzeugt, in dem die einzelnen bits entsprechend dem Z·ahlerstand des Z·ahlers gesetzt werden, wobei das 8-bit-Wort dann die Maske ist. Der Z·ahler umfasst n+1 Z·ahlstufen. Die Zahl n gibt an, wieviele verschiedene M·oglichkeiten zur Farbmanipulation gegeben werden. Bei n=4 gibt es also 4 M·oglichkeiten das Farbsignal Vi zu ver·andern und zus·atzlich es unver·andert an den Ausgang der Manipulationslogik ML weiterzugeben. Die Z·ahlweise des Z·ahlers ist abh·angig von den Steuersignaien ZS, die auf die Z·ahlersteuerung einwirken. Die Steuersignale ZS enthalten ein Z·ahlsignal und ein Signal, das angibt in welchem Z·ahlmodus gearbeitet wird.
Weiterhin enth·alt ZS ein weiteres Steuersignal, das den Z·ahler so ansteuert, dass die in der Farbinformation enthaltenen Synchronisationssignale nicht ver·andert werden. Dieses weitere Steuersignal kann sowohl hardwarem·assig erzeugt als auch von einem im Videoger·at enthaltenen Mikroprozessor erzeugt werden.
In Fig. 2 werden mit Hilfe eines Zeitdiagramms M·oglichkeiten der Z·ahlweise aufgezeigt. Es wird dabei vorausgesetzt, dass n=4 gilt. Somit ergibt sich beim Z·ahlerstand 0 ein unver·andertes Signal und bei den Z·ahlerst·anden 1 bis 4 vier Stufen der Farbverfremdung.
In Fig. 2a ist ein Beispiel einer Z·ahlweise dargestellt. Es wird der Z·ahlwert ·uber der Zeit aufgetragen. In Fig. 2b ist das Z·ahlsignal STb ·uber der Zeit aufgetragen. Hier sieht die Ansteuerung so aus, dass das in ZS enthaltene Signal, welches den Z·ahlmodus vorgibt, bewirkt, dass der Z·ahler in einem bestimmten Zeitzyklus z·ahlt, z.B. nach jedem vollst·andigen Bild oder nach einer vorbestimmten Zeit. Nach Erreichen des h·ochsten Z·ahlwertes, hier vier, springt er auf den vorgegebenen Anfangswert, hier 1, zur·uck. Bei Ausblenden des Z·ahlsignals STb bleibt der bestehende Z·ahlwert erhalten und somit die Farbver·anderung konstant. Mit dem Reset-Signal R wird der Z·ahler auf Null gesetzt und das Farbsignal von der Manipulationslogik nicht ver·andert. Ein weiteres Zeitdiagramm ist in Fig. 2c und 2d dargestellt. In 2c ist wieder der Z·ahlwert ·uber der Zeit aufgetragen und in Fig. 2d das Z·ahlsignal STd.
In diesem Fall wird bei Vorliegen des Z·ahlsignal solange hochgez·ahlt bis der h·ochste Z·ahlstand erreicht ist und dieser wird dann solange beibehalten, bis das Z·ahlsignal STd wegf·allt und somit der Z·ahler r·uckw·arts z·ahlt bis zum Anfangswert. Auch hier wird durch Reset bewirkt, dass das Farbsignal Vi unver·andert die Manipulationslogik durchl·auft.
Die Z·ahlsignale STb und STd k·onnen sowohl manuell durch den Bediener erzeugt werden oder aus anderen Signalen abgeleitet werden. Eine besonders vorteilhafte Ausgestaltung der Erfindung liegt darin, das Steuersignal aus einem Audiosignal herzuleiten. Zu diesem Zweck kann das Audiosignal einem Schmitt-Trigger zugef·uhrt werden, der oberhalb einer Grenze den logischen Pegel 1 und unterhalb dieser Grenze den Pegel "0" ausgibt. Dieses Ausgangssignal des Schmitt-Triggers kann als Steuersignal STb bzw. STd dienen.
Eine weitere M·oglichkeit der manuellen Bedienung besteht darin, mittels eines Tastenpaares Signale zu erzeugen, welche den Z·ahler vor- bzw. r·uckw·arts z·ahlen lassen.
In Fig. 3 ist ein Ausf·uhrungsbeispiel der Manipulationslogik dargestellt. Hier wird vorausgesetzt, dass das Datenwort 8 bit lang ist. F·ur jedes bit ergibt sich eine Logik, die aus einem Nand-Gatter N und einem Inverter I besteht. Das Nand-Gatter N hat jeweils zwei Eing·ange, die zum einen mit einem bit des Farbsignals Vix belegt ist und zum anderen mit dem entsprechenden Maskenbit Mx, wobei x eine Zahl von 1 bis 8 ist. Wenn das Maskenbit logisch Null ist, dann liegt am Ausgang Vox immer Null, unabh·angig vom Farbsignalbit Vix. Liegt als Maskenbit die logische Eins an, dann wird das entsprechende bit Vix erscheinen.
Ein weiteres Ausf·uhrungsbeispiel der Manipulationslogik besteht darin, den Inverter wegzulassen. In diesem Fall werden die bits, deren Maskenbit 1 ist, invertiert, w·ahrend die anderen den Pegel 0 einnehmen. Das inverse Farbsignal ergibt sich, wenn alle Maskenbits 1 sind, d.h. wenn alle Bits invertiert werden.
Die Bildung des inversen Farbsignals ist auch dadurch m·oglich, dass das Farbsignal nur einem Inverter zugef·uhrt wird, der alle Bits eines Datenwortes invertiert.

TDA8443A I2C-bus controlled YUV/RGB switch

GENERAL DESCRIPTION
The TDA8443A is a general purpose two-channel switch
for YUV or RGB signals. One channel provides matrixing
from RGB to YUV, which can be bypassed.
The IC is controlled via I2C-bus by seven different
addresses or can be used in a non-I2C-bus mode. In the
non-I2C-bus mode, control of the circuit is achieved by DC
voltages.

FEATURES
· Two RGB/YUV selectable clamped inputs with
associated synchronization
· RGB/YUV matrix
· 3-state switching with an OFF-state
· Selectable gain
· I2C-bus or non-I2C-bus mode
· Address selection for 7 devices
· Fast switching.

FUNCTIONAL DESCRIPTION
The circuit contains two sets of inputs (see Fig.1). Both
channels can receive RGB or YUV signals. Each set of
inputs has its own synchronization input, which internally
generates a pulse to clamp the inputs. The internal
clamping pulse can also be controlled by a signal (e.g. a
sandcastle pulse) applied to pin 24. The pulse will occur
during the time that the signal at pin 24 is between
5.5 and 6.5 V. If both a sync signal and a pin 24 signal are
used the signal should be applied to pin 24 via a 1 kW
resistor.
RGB signals of Channel 2 can be matrixed to YUV signals.
The outputs can be set in a high impedance OFF state,
which allows the use of seven devices in parallel
(I2C-bus mode).
The circuit can be controlled by an I2C-bus compatible
microcontroller or directly by DC voltages. The fast
switching input can be operated via pin 16 of the
peritelevision connector.

Input clamps
The R, G, B respectively (R-Y), Y and (B-Y) video signals
are AC-coupled to the IC where they are clamped on the
black level. The timing information for this clamping action
is derived from the associated synchronization signal
SYNC, which could also consist of the composite video
information signal CVBS. The syncsignal is AC-coupled to
the IC where it is clamped on top-sync level, information
obtained from this action is used to generate the clamp
pulses.
The clamp pulses can be generated in two ways:
1. Using the sync information (internal clamping)
The sync information is clamped on top-sync and the
information obtained from this action is used to switch
an internal current source at pin 24.
Pin 24 should be connected to VP via a 4.7 kW resistor,
and a 1 nF capacitor to ground. During video scan the
voltage at pin 24 will be HIGH (equals positive supply
voltage). During the synchronization pulses the
voltage at pin 24 will drop to zero because of the
current sink (2.5 mA).
When the synchronization pulse is over, the current
source is switched off and the voltage at pin 24 will rise
to its higher level. Because of the time constant at
pin 24, the restoration will take some microseconds.
The voltage at pin 24 is also sensed internally and at
the time it is between 0.456VP and 0.544VP, a time
pulse is generated and used for the clamping action.
2. Using a sandcastle pulse (external clamping)
If an associated sandcastle pulse is available, it can
also be used as a clamping pulse. In this event the
sandcastle pulse should be connected to pin 24, the
top of the clamping pulse should be between 0.544VP
and 0.456VP. The timing of the internal clamping pulse
will be equal to the timing of the higher part of the
sandcastle pulse. If the sync signal is also connected,
the current sink will also become active during the
synchronization pulses. This means that the
sandcastle pulse should be connected to pin 24 via a
1 kW dropping resistor. In this event only the
sandcastle pulse at pin 24 will be influenced during
sync pulses, but the sandcastle pulse at the
sandcastle source will be unchanged.


GRUNDIG M169-92 IDTV 100HZ  (DIGI3 HF)  CHASSIS CUC1891 DIGI3 HF (DIGI III HF)  29501-062.01  Arrangement for doubling the field frequency of a picture signal:
100HZ DIGITAL TELEVISION PICTURE SCAN TECHNOLOGY OVERVIEW


 In an arrangement for converting an original picture signal representing a sequence of frames, each of which is composed of two interlaced fields, into a converted picture signal which has a double field frequency with respect to the original picture signal, is for doubling the field frequency, for the purpose of noise reduction, motion compensation and line flicker reduction, a memory arrangement (1, 2) provided for doubling the field frequency, which memory arrangement precedes a motion compensation arrangement (5) whose output signal is applied to a noise reduction arrangement (6), and a line flicker reduction arrangement (7) is provided which receives the output signals from the noise reduction arrangement (6) and the motion compensation arrangement (5), while the converted picture signal is obtained from the output signal of the noise reduction arrangement (6), the line flicker reduction arrangement (7) or the motion compensation arrangement (5), dependent on the position with respect to time of a field to be generated of the converted picture signal. ( U.S. Philips Corporation)

Other References:

A. Ibenthal et al., "Motion compensated 100 Hz Conversion", Philips Components, Internal Laboratory Report.

1. A system for converting an original picture signal representing a sequence of frames, each of which is composed of two interlaced fields, into a converted picture signal which has a double field frequency with respect to the original picture signal, comprising: a memory for doubling each field of the original picture signal, a motion compensation circuit receiving an output signal from the memory, a noise reduction circuit receiving an output signal from the motion compensation circuit, a line flicker reduction circuit receiving output signals from the noise reduction circuit and the motion compensation circuit and a multiplexer for generating a converted picture signal that is obtained from the output signals of the noise reduction circuit, the line flicker reduction circuit or the motion compensation circuit, dependent on position with respect to time of each field to be generated of the converted picture signal with respect to the original picture signal.

2. The system as claimed in claim 1, wherein said memory comprises a first field memory, the original picture signal being written into the first field memory and read from the first field memory at a double field frequency, each field being consecutively read twice, and wherein said system comprises a second field memory into which each field read for the second time from the first field memory is written after said each field read for the second time has passed through the noise reduction circuit.

3. The system as claimed in claim 2, wherein the first and second field memories precede a line memory which buffers a picture line of one of the output signals of the first and second field memories.

4. The system as claimed in claim 1, wherein the line flicker reduction circuit comprises a median filter receiving three input signals each having an amplitude values, one of the input signals having an amplitude value between the other two amplitude values, the median filter supplying as an output signal the one input signal.

5. The system as claimed in claim 3, wherein the motion compensation circuit receives the output signals of the first and second field memories and the line memory, and in that the motion compensation circuit determines a motion vector from two consecutive fields of the original picture signal read from the field memories, said motion vector indicating motion between the two fields for a group of pixels of these fields.

6. The system as claimed in claim 2, wherein the line flicker reduction circuit is a median filter receiving three input signals each having an amplitude values, one of the input signals having an amplitude value between the other two amplitude values, the median filter supplying as an output signal the one input signal.

7. The system as claimed in claim 3, wherein the line flicker reduction circuit is a median filter receiving three input signals each having an amplitude values, one of the input signals having an amplitude value between the other two amplitude values, the median filter supplying as an output signal the one input signal.

8. The system as claimed in claim 5, wherein the multiplexer generates a sequence of four fields of the converted picture signal corresponding to two fields of a frame of the original picture signal, a first field of the sequence being obtained from the output signal of the noise reduction circuit, a second and a third field of the sequence being obtained from the output signal of the line flicker reduction circuit, and a fourth field of the sequence being obtained from the output signal of the motion compensation circuit.

9. A system for converting an original picture signal representing a sequence of frames, each of which is composed of two interlaced fields, into a converted picture signal which has a double field frequency with respect to the original picture signal, comprising: a memory for doubling each field of the original picture signal,a motion compensation circuit receiving an output signal from the memory, a noise reduction circuit receiving an output signal from the motion compensation circuit, a line flicker reduction circuit receiving output signals from the noise reduction circuit and the motion compensation circuit and a multiplexer for generating a converted picture signal that is obtained from the output signals of the noise reduction circuit, the line flicker reduction circuit or the motion compensation circuit, dependent on position with respect to time of each field to be generated of the converted picture signal with respect to the original picture signal,
wherein the multiplexer generates a sequence of four fields of the converted picture signal corresponding to two fields of a frame of the original picture signal, a first field of the sequence being obtained from the output signal of the noise reduction circuit, a second and a third field of the sequence being obtained from the output signal of the line flicker reduction circuit, and a fourth field of the sequence being obtained from the output signal of the motion compensation circuit.


10. The system as claimed in claim 9, wherein in generating the first field of the sequence, the multiplexer obtains a value of each pixel of a line position x in a picture line y by addition of a value, multiplied by a factor k, of a pixel of a line position x-v_x in a line y+1 of a last field of the original picture signal transmitted before a corresponding frame of the original picture signal,
and a value, multiplied by a factor 1-k, of a pixel of the line position x of the picture line y of a first field of the corresponding frame of the original picture signal, the value v_x being a motion vector supplied by the motion compensation circuit and the value k determining a measure of noise reduction.


11. The system as claimed in claim 9, wherein in generating the second field of the sequence, the multiplexer obtains a value of each pixel of a line position x in a picture line y by median filtering from a value of a pixel of a line position x+(v_x.1/2) in a line y+1 of a first field of a corresponding frame of the original picture signal,
a value of a pixel of the line position x+(v_x.1/2) in a line y+1 of the first field of the corresponding frame of the original picture signal, and a value of a sum of
a value, multiplied by a factor k, of a pixel of the line position x+(v_x.1/2) in the line y-1 of the first field of the corresponding frame of the original picture signal
and a value, multiplied by a factor 1-k, of a pixel of a line position x-(v_x.1/2) in the line y of a second field of the corresponding frame of the original picture signal,
the value v_x being a motion vector supplied by the motion compensation circuit and the value k indicating a measure of noise reduction.


12. The system as claimed in claim 9, wherein in generating the third field of the sequence, the multiplexer obtains a value of each pixel of a line position x in a picture line y by median filtering from a value of a pixel of a line position x+v_x in the line y of a first field of the corresponding frame of the original picture signal,
a value of a pixel of the line position x in a line y-1 of a second field of the corresponding frame of the original picture signal,
and a value of a sum of
a value, multiplied by a factor k, of pixel of the line position x+v_x in the line y of the first field of the corresponding frame
and a value, multiplied by a factor 1-k, of a pixel of the line position x in a line y+1 of the second field of the corresponding frame of the original picture signal,
the value v_x being a motion vector supplied by the motion compensation circuit and the value k determining a measure of noise reduction.


13. The system as claimed in claim 9, wherein in generating the fourth field of the sequence, the multiplexer obtains a value of each pixel of a line position x in a picture line y from a value of a pixel of a line position x+(v_x.1/2) of the line y of a second field of a corresponding frame of the original picture signal, the value v_x being a motion vector supplied by the motion compensation circuit.

Description:

BACKGROUND OF THE INVENTION
The invention relates to an arrangement for converting an original picture signal representing a sequence of frames, each of which is composed of two interlaced fields, into a converted picture signal which has a double field frequency with respect to the original picture signal.
When converting a picture signal into such a converted picture signal which, with respect to the original picture signal, has a double field frequency, there is the problem that every second field of the converted picture signal must be newly generated, because no corresponding field of the original picture signal is available with respect to time and also with respect to the picture information.
In simple arrangements for doubling the field frequency, every field is doubled. A moving object in the fields of the converted picture signal is imaged twice in the same position before it jumps to the next position in the two subsequent fields. Since the human eye cannot follow these jumps, it is incident on the average speed of motion and observes a moving object from field to field at different positions. This leads to a double structure and motion blurr.
In other arrangements for field doubling of a picture signal a motion compensation is therefore provided by means of which the motion between two fields of the original picture signal is determined so that the motion can be taken into account in fields of the converted picture signal to be generated therebetween as a function of time and a corresponding interpolation can be performed. However, such arrangements have the further problem that possibly present noise is also to be reduced and that the line flicker, which still occurs in spite of the doubling of the field frequency in picture signals generated by way of interlaced scanning, is to be reduced. In the state of the art arrangements are only known in which a motion compensation is combined either with a noise reduction or with a line flicker reduction.

SUMMARY OF THE INVENTION
It is an object of the invention to provide an arrangement in which the motion of the picture contents during generation of the compensated fields is taken into account when converting the picture signal into a converted picture signal at the double field frequency, and which moreover allows a noise reduction of the picture signal and a line flicker reduction.
According to the invention this object is solved in that for doubling the field frequency a memory arrangement is provided which precedes an arrangement for motion compensation whose output signal is applied to an arrangement for noise reduction, in that an arrangement for line flicker reduction is provided which receives the output signals from the noise reduction arrangement and the motion compensation arrangement and in that the converted picture signal is obtained from the output signal of the noise reduction arrangement, the line flicker reduction arrangement or the motion compensation arrangement, dependent on the position with respect to time of a field to be generated of the converted picture signal.
The actual the field frequency doubling is obtained by means of a memory arrangement. Consequently, the fields of the original picture signal are repeated at the double frequency so that a double field frequency is realised. However, this signal still has the above-mentioned errors.
An arrangement for motion compensation is therefore provided, which arrangement determines motions in the original picture signal and, with reference to the known motions, allows a compensation of this motion in the new fields to be generated of the compensated signal.
The arrangement for motion compensation precedes an arrangement for noise reduction which combines the data of two consecutive fields for the purpose of noise reduction.
Furthermore, an arrangement for line flicker reduction is provided which receives the output signals from the motion compensation arrangement and the output signals from the noise reduction arrangement.
The output signal of the arrangement, i.e. the converted picture signal of the double field frequency, is obtained from the output signal of one of said three arrangements in dependence upon the position with respect to time of a field to be generated of the converted picture signal. This alternation between the output signals of the arrangements is advantageous because different errors occur, dependent on the position with respect to time of the fields of the converted picture signal. In some fields a motion compensation is required because these fields occur with respect to time between two fields of the original picture signal. This is not required for those fields which coincide with pictures of the original picture signal. The line flicker reduction is in its turn only required for those fields which as a consequence of the interlaced scanning method do not have the correct vertical position as compared with the fields of the original picture signal from which they are generated.
The arrangement according to the invention thus offers a combination of motion compensation with line flicker reduction and noise reduction.
An embodiment of the arrangement is characterized in that the original picture signal is written into a first field memory from which it is read at the double frequency, each field being consecutively read twice, and in that a second field memory is provided into which each field read for the second time from the first field memory is written after it has passed through the noise reduction arrangement.
The first field memory is thus used for doubling the field frequency. Each field written into this memory is read twice consecutively. A second field memory already operates at this double field frequency at the input side, because each field, which was read from the first field memory for the second time and has passed through the noise reduction arrangement, is written into this second field memory. After this noise-reduced field has been written into the memory, it is available at the output of the second field memory.
Consequently, two fields of the original picture signal, however, with a doubled field frequency are available at the outputs of the two field memories for the motion compensation arrangement. One of these fields is already noise-reduced, which simplifies the determination of motion by the motion compensation arrangement.
A further embodiment of the invention is characterized in that the two field memories precede a line memory which buffers a picture line of one of the output signals of the two fields. For one of the fields information of two consecutive picture lines is thus time-parallel available, which is advantageous for the subsequent line flicker reduction.
In a further embodiment of the invention the arrangement for line flicker reduction may advantageously be a median filter whose output supplies that input signal which has the middle amplitude value of the input signals.
In accordance with a further embodiment of the invention the arrangement for motion compensation receives the output signals of the two field memories and the line memory, which motion compensation arrangement determines a motion vector from the two consecutive fields of the original picture signal read from the field memories, which motion vector indicates the motion between the two fields for a group of pixels of these fields.
This motion vector may be used for motion compensation in those fields of the converted field signal which occur with respect to time between two fields of the original picture signal.
A further embodiment of the invention is characterized in that the arrangement generates a sequence of four fields (A1₁₀₀,B1^-₁₀₀,B1*₁₀₀,B1⁺₁₀₀) of the converted picture signal corresponding to two fields of a frame of the original picture signal, the first field (A1₁₀₀) of the sequence being obtained from the output signal of the noise reduction arrangement, the second and third fields (B1^-₁₀₀,B1*₁₀₀) of the sequence being obtained from the output signal of the line flicker reduction arrangement and the fourth field (B1⁺₁₀₀) of the sequence being obtained from the motion compensation arrangement.

As a consequence of the doubled field frequency of the converted picture signal, four fields of the converted picture signal must be generated in a time range in which two fields of the original picture signal are present. These two fields of the original picture signal and the four fields of the corresponding sequence of the converted picture signal will hereinafter be referred to as corresponding fields and corresponding sequence, respectively.
The first field of the sequence is obtained from the output signal of the noise reduction arrangement. This is possible because this first field of the sequence has the right position with respect to time and location as compared with the first corresponding field of the original picture signal and because only a noise reduction is to be performed.
The second and third fields of the sequence are obtained from the output signal of the line flicker reduction arrangement, because the two fields of the original picture signal must be utilized for these two fields, at least one of which does not have the correct position with respect to time and neither has the correct vertical position due to the interlaced scanning method used.
The signal for the fourth field of the sequence is obtained from the motion compensation arrangement, because this signal can only be obtained from the second corresponding field of the original picture signal due to use of motion compensation.
The further sub-claims state how the arrangement advantageously generates the four fields for the sequence of converted picture signals from the corresponding two fields of the original picture signal.
These and other aspects of the invention will be apparent from and elucidated with reference to the embodiments described hereinafter.


BRIEF DESCRIPTION OF THE DRAWINGS
FIG. 1 shows a block diagram of the arrangement according to the invention for converting an original picture signal into a converted picture signal of the double field frequency,
FIG. 2 shows a Table of the fields written into and read from the memory arrangement according to FIG. 1,
FIG. 3 shows a diagram in accordance with which the arrangement of FIG. 1 generates the first field of a sequence of the converted picture signal,
FIG. 4 is a representation, corresponding to FIG. 3, of the second field of the sequence,
FIG. 5 is a representation, corresponding to FIG. 3, of the third field of the sequence, and
FIG. 6 is a representation, corresponding to FIG. 3, of the fourth field of the sequence.

DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS OF THE INVENTION
FIG. 1 shows a block diagram of the arrangement according to the invention, which arrangement allows the field frequency of an original picture signal to be doubled and thus generates a converted picture signal, which generated picture signal is noise-reduced, and which performs, if necessary, a motion compensation and a line flicker reduction for the fields.
The arrangement of FIG. 1 is divided into two blocks, the first block processing the received luminance signal component Y₅₀ of the original picture signal and the second block processing the received chrominance signal component C₅₀ of the original picture signal. In the embodiment shown in FIG. 1 the chrominance signal is doubled only with respect to its frequency. The special procedures of noise reduction and line flicker reduction are performed only for the luminance signal in the embodiment shown in FIG. 1. However, it is alternatively possible to take these measures both for the luminance signal and for the chrominance signal.
In the arrangement shown in FIG. 1 the luminance signal component Y₅₀ of the original picture signal is applied to a first field memory 1 by means of which the field frequency of this signal is doubled. Each field of the original picture signal written into the field memory 1 is subsequently read twice. This reading process is performed at the double frequency. A simple doubling of the field frequency is thus already performed. However, the output signal of this field memory is only suitable for display if motion disturbances and line flicker are accepted. Furthermore, a second field memory 2 is provided whose input receives field signals to be described hereinafter, which signals already have the double field frequency. The signals of two consecutive fields of the original picture signal are parallel available at the outputs of the two field memories 1 and 2, which fields have already been doubled in field frequency.
The two field memories 1 and 2 are followed by a multiplexer 3 allowing one of the output signals of the field memories 1 and 2 to be alternatively applied to a line memory 4. The output signals of the two field memories 1 and 2 are applied to a motion compensation arrangement 5 via the multiplexer 3. The arrangement 5 thus receives the signals of the two field memories 1 and 2 and hence two consecutive fields of the original picture signal whose field frequencies have already been doubled. By using the line memory 4, the values of two pixels of the same line position of consecutive picture lines are simultaneously available for one of the two field signals.
The motion compensation arrangement 5 determines, from the two fields apply thereto, a motion which is present in the picture contents between these two fields. Advantageously, a motion vector indicating the motion between the two fields for a group of pixels is obtained from this determined motion for a group of pixels. The motion compensation arrangement 5 can determine this motion both in the horizontal direction and in the vertical direction, i.e. in the line direction as well as in the direction perpendicular to the lines. However, the motion may exclusively be determined in the line direction, which is much easier to realise in the circuit construction and also yields good results.
The arrangement shown in FIG. 1 also includes a noise reduction arrangement 6. This arrangement 6 may operate in known manner in which it combines the signals of pixels of the same location in consecutive fields. These signals are applied from the arrangement 5 to the arrangement 6. Since the arrangement 5 has already determined the corresponding motion vector, the noise reduction in the arrangement 6 can already be performed with motion-compensated signals.
The output signal of the noise reduction arrangement 6 is applied to the input of the second field memory 2, to an input of a line flicker reduction arrangement 7 and to a first input of a multiplexer 8. A signal which is already noise-reduced is thus written into the field memory 2 at the input side, which signal corresponds to that field which is read from the first field memory 1 for the second time already.
The line flicker reduction arrangement 7 which may be, for example a median filter and which selects, from the signals applied thereto, the signal with the middle instantaneous amplitude value, not only receives the output signal from the arrangement 6 but also the output signal from the motion compensation arrangement 5, because this output signal also contains the motion-compensated output signal of the line memory 4. This is necessary because a vertical interpolation must be performed for the line flicker reduction and consequently the pixels corresponding to the signals of two lines should be available, i.e. pixels of the same location in their line.
The line flicker reduction arrangement 7 not only receives these signals of two successive picture lines of a field from the arrangement 6 but also the signal of another field. In a manner to be described hereinafter a median filtering of these signals is performed, which leads to a line flicker reduction.
The output signal of the line flicker reduction arrangement 7 is applied to a second input of the multiplexer 8. A third input of the multiplexer 8 receives the output signal from the noise reduction arrangement 5.
At the output, the multiplexer 8 supplies the luminance signal Y₁₀₀ which represents the converted picture signal and which has a doubled field frequency as compared with the input signal Y₅₀. In a manner to be described hereinafter, the multiplexer 8 is switched between its three inputs dependent on the field to be generated.
FIG. 1 further shows a circuit block 9 in which the field frequency of the chrominance signal component C₅₀ of the original picture signal is doubled. This can be effected in the same way as for the luminance signal but alternatively, the field frequency may be doubled only. At the output, the unit 9 supplies the chrominance signal component of the converted picture signal.
FIG. 2 shows a Table indicating diagrammatically which fields are written into or read from the field memories 1 and 2 shown in FIG. 1.
Two consecutive fields of the original picture signal are denoted by A1, B1 and A2, B2, etc. in an unchanged form. Two fields having the same cipher form part of a frame. The two fields are generated in accordance with the interlaced scanning method.
As is shown in the Table of FIG. 2, for example two fields A1 and B1 of a frame of the original picture signal are written into the field memory 1 of FIG. 1, which field memory is denoted by FM1 in FIG. 2. Each of these two fields is subsequently read twice from the

field memory 1, which reading is effected at the double frequency so that the field frequency of these pictures is already doubled.
If a field is read from the first field memory 1 for the second time, this signal reaches the input of the field memory 2 denoted by FM2 in the Table of FIG. 2, after it has passed through the arrangement 5 and the arrangement 6 of FIG. 1. At the next reading step of the field memories 1 and 2, two fields whose field frequencies have already been doubled are available at their outputs. As one of the fields, viz. the field written into the field memory 2 has already passed through the noise reduction arrangement, this field is already noise-reduced which is denoted by NR in the Table of FIG. 2.
The result is that two fields from the original picture signal having an already doubled field frequency are available at the outputs of the field memories 1 and 2 in FIG. 1.
It will now be explained with reference to FIGS. 3 to 6 how the four fields A1₁₀₀,B1^-₁₀₀,B1*₁₀₀ and B1⁺₁₀₀ of the output signal Y₁₀₀ as shown in the Table of FIG. 2, which are the signals of the multiplexer 8 as shown in FIG. 1, are obtained. These four fields are hereinafter assumed to be associated with a sequence. A frame of the original picture signal or two fields of this signal, viz. the fields A1 and B1 correspond to this sequence. The four fields of the sequence will hereinafter be assumed to correspond to these two fields of the original picture signal.
FIG. 3 shows diagrammatically, above a broken line, two fields B0_NR and A1 of the original picture signal read from the two field memories 1 and 2 of FIG. 1. Below the broken line, a field A1₁₀₀ is shown which represents the first field of a sequence of the converted picture signal. This signal of the field A1₁₀₀ is to be generated by the arrangement of FIG. 1.
To this end the output signal of the first field memory 1 is used, from which field memory the field A1 of the original picture signal (at the doubled field frequency) is read. The field B0 of the original picture signal was already previously written in a noise-reduced form into the field memory 2. At the output, this signal is now available as signal B0_NR at the output of the second field memory simultaneously with the signal A1. The first field A1₁₀₀ of the sequence is obtained from these two output signals of the field memories 1 and 2 in accordance with the diagrammatic representation in FIG. 3.
This field A1₁₀₀ to be generated has the correct position vertically and with respect to time as compared with the field A1 of the original picture signal. Therefore, only a noise reduction should be carried out, and a line flicker reduction in particular is not necessary.
The output signals of the field memories 1 and 2 are utilized for the noise reduction, while it is advantageous to submit the field read from the field memory 2 and not having the correct position with respect to time as compared with the field A1₁₀₀ to be generated to a motion compensation of its picture contents. The motion vector determined by the motion compensation arrangement 5 in accordance with FIG. 1 is utilized for this purpose. This motion vector is denoted by v_x in FIG. 3.
For a pixel marked in picture line 3 of the field A1₁₀₀ in FIG. 3, th₁₀₀, as read from the field memory 1, is utilized. Moreover, the pixel of the field B0_NR as read from the second field memory and offset by the motion vector v_x is used. This pixel is taken from line 4. A noise-reduced signal is obtained from these two pixels of the two fields. A factor k is provided for this purpose, indicating the degree of noise reduction. The pixel from the field A1 is multiplied by a factor 1-k and the pixel from the field B0_NR is multiplied by a factor k. These two multiplied values are added and constitute the value of the marked pixel of the field A1₁₀₀.
e pixel of the same line position and the same line number of the field A1
If k is chosen to be small, only a small or no noise reduction is to be performed and this pixel is essentially obtained from the corresponding pixel of the field A1. With a larger factor k, the value of the pixel is increasingly being taken from the field B0_NR.
The generated field A1₁₀₀ thus corresponds to the field A1 of the original picture signal, but for the performed noise reduction. It is written into the second field memory 2 of FIG. 1 and is available as A1_NR for subsequent fields to be generated.
During the generation of the first field A1₁₀₀ the multiplexer 8 is switched to its first input in accordance with FIG. 1, because the output signals for the noise reduction are used as output signals in accordance with the diagrammatic representation in FIG. 3 and hence as signals for the field A1₁₀₀.

FIG. 4 is a representation, corresponding to FIG. 3, for obtaining the second field B1^-₁₀₀ of the sequence.
As compared with the two fields of the original picture signal, this second field of the sequence neither has a vertically correct position nor a correct position as regards time. Therefore, a motion compensation and a line flicker reduction are performed.
At the instant of generating this second field, the field B1 of the original picture signal is read from the first field memory and the field A1 of the original picture signal is read in a noise-reduced form from the second field memory.
In the representation in FIG. 4 a pixel of the picture line 2 is marked for the field B1^-₁₀₀. The value of this pixel is generated from three values by means of median filtering, which values are obtained from the fields A1_NR and B1.
The first of these values is obtained from the picture line 3 for that pixel which, after being offset by half the motion vector (v_x.1/2) has the same position as the pixel to be generated in the field B1^-₁₀₀. The second input signal of the median filter is obtained from the pixel of the same line position of line 1 of the field A1_NR. The value of this pixel is also multiplied by a factor k. Moreover, that pixel of the picture line 2 of the field B1 which, after use of half the negative motion vector (-v_x.1/2) has the same picture line position as the pixel to be generated of the field B1^-₁₀₀ is multiplied by a factor 1-k. These two values are added and the sum constitutes the third input signal for the median filtering. Due to the median filtering, the input signal having the middle instantaneous amplitude value is selected from these three input signals. This signal is constituted by the value of the marked pixel of the second field B1^-₁₀₀ of the sequence.
As already shown in the representation according to FIG. 4, a motion compensation for all signals is required for this field. Moreover, a line flicker reduction is to be performed. Consequently, the multiplexer 8 is switched to its second input for generating the value of the field B1^-₁₀₀ in accordance with the representation in FIG. 1, which input receives the output signal from the line flicker reduction arrangement 7.

FIG. 5 is a representation corresponding to FIGS. 3 and 4, but in the representation according to FIG. 5 the third field B1*₁₀₀ of the sequence is to be generated.
The two corresponding fields A1 and B1 of the original picture signal are used again for generating this field. The field B1 is read from the field memory 1 of FIG. 1. The field A1, which is already noise-reduced, is read from the field memory 2 of FIG. 1.
A median filtering is performed again, because the output field B1 has the incorrect vertical position. The output field A1_NR additionally has the incorrect position with respect to time so that also a motion compensation has to be performed for this field.
A median filtering of three input signals is carried out for generating one of the pixels marked in FIG. 5, of the picture line 3 of the field B1*₁₀₀.
The first of these input signals represents the value of the pixel of the picture line 2 of the field B1, which has the same picture line position in its picture line as the pixel to be generated in its picture line. Moreover, from the field A1, as read from the second field memory, that pixel is used which after correction by the motion vector v_x has the same line position as the pixel to be generated. This motion-compensated pixel represents the second input signal of the median filter. The third input signal is formed by the sum of the value of the same line position of the pixel of the picture line 4 of the field B1, multiplied by a factor 1-k, and the value of the second input signal of the median filter, multiplied by a factor k. This sum represents the third input signal of the median filter and is simultaneously written as input signal into the second field memory from which it can be read again for fields to be subsequently generated.
The multiplexer 8 of the block diagram in FIG. 1 is switched to its second input for generating the third field B1*₁₀₀ of the sequence, because a line flicker reduction as well as a motion compensation have to be performed.
In FIG. 6, corresponding to the representations in FIGS. 3 to 5, the values of the fourth field B1⁺₁₀₀ of the sequence are to be obtained.
Since the field B1 used for this purpose (in a noise-reduced form) of the original picture signal has the correct vertical position,⁺₁₀₀, a line flicker reduction is not necessary in this case. The field B1_NR has, however, the incorrect position with respect to time so that a motion compensation is necessary.

i.e. the same position as the field B1
Consequently, for a pixel as marked by way of example in FIG. 6 in picture line 2 in a given position, that pixel of the field B1_NR as read from the field memory 2 is used which has the same line position as the pixel to be generated in its picture line after correction by half the motion vector (v_x.1/2).
Since only a motion compensation (in addition to noise reduction) is necessary in this case, the multiplexer 8 of FIG. 1 is switched to its third input.
The way of generating a sequence of four fields in accordance with FIGS. 3 to 6 is continuously repeated, with four corresponding fields of the converted picture signal being obtained for two output fields of the original picture signal.

TDA2579B Horizontal/vertical synchronization circuit.

GENERAL DESCRIPTION
The TDA2579B generates and synchronizes horizontal and vertical signals. The device has a 3 level sandcastle output;
a transmitter identification signal and also 50/60 Hz identification.
Features

· Horizontal phase detector, (sync to oscillator), sync separator and noise inverter
· Triple current source in the phase detector with automatic selection
· Second phase detector for storage compensation of the horizontal output
· Stabilized direct starting of the horizontal oscillator and output stage from mains supply
· Horizontal output pulse with constant duty cycle value of 29 ms
· Internal vertical sync separator, and two integration selection times
· Divider system with three different reset enable windows
· Synchronization is set to 628 divider ratio when no vertical sync pulses and no video transmitter is identified
· Vertical comparator with a low DC feedback signal
· 50/60 Hz identification output combined with mute function
· Automatic amplitude adjustment for 50 and 60 Hz and blanking pulse duration
· Automatic adaption of the burst-key pulsewidth.

FUNCTIONAL DESCRIPTION
Vertical part (pins 1,2,3,4)
The IC embodies a synchronized divider system for generating the vertical sawtooth at pin 3. The divider system has an
internal frequency doubling circuit, so the horizontal oscillator is working at its normal line frequency and one line period
equals 2 clock pulses. Due to the divider system no vertical frequency adjustment is needed. The divider has a
discriminator window for automatically switching over from the 60 Hz to 50 Hz system. The divider system operates with
3 different divider reset windows for maximum interference/disturbance protection.
The windows are activated via an up/down counter. The counter increases its counter value by 1 for each time the
separated vertical sync pulse is within the searched window. The count is decreased by 1 when the vertical sync pulse
is not present.
Large (search) window: divider ratio between 488 and 722
This mode is valid for the following conditions:
1. Divider is looking for a new transmitter.
2. Divider ratio found, not within the narrow window limits.
3. Up/down counter value of the divider system operating in the narrow window mode decreases below count 1.
4. Externally setting. This can be reached by loading pin 18 with a resistor of 220 kW to earth or connecting a 3.6 V
diode stabistor between pin 18 and ground.
Narrow window: divider ratio between 522-528 (60 Hz) or 622-628 (50 Hz).
The divider system switches over to this mode when the up/down counter has reached its maximum value of 12 approved
vertical sync pulses. When the divider operates in this mode and a vertical sync pulse is missing within the window the
divider is reset at the end of the window and the counter value is decreased by 1. At a counter value below count 1 the
divider system switches over to the large window mode.
Standard TV-norm
When the up/down counter has reached its maximum value of 12 in the narrow window mode, the information applied to
the up/down counter is changed such that the standard divider ratio value is tested. When the counter has reached a
value of 14 the divider system is changed over to the standard divider ratio mode. In this mode the divider is always reset
at the standard value even if the vertical sync pulse is missing. A missed vertical sync pulse decreases the counter value
by 1. When the counter reaches the value of 10 the divider system is switched over to the large window mode.
The standard TV-norm condition gives maximum protection for video recorders playing tapes with anti-copy guards.
No-TV-transmitter found: (pin 18 < 1.2 V)
In this condition, only noise is present, the divider is rest to count 628. In this way a stable picture display at normal height
is achieved.
Video tape recorders in feature mode

It should be noted that some VTRs operating in the feature modes, such as picture search, generate such distorted
pictures that the no-TV-transmitter detection circuit can be activated as pin V18 drops below 1.2 V. This would imply a
rolling picture (see Phase detector, sub paragraph d). In general VTR-machines use a re-inserted vertical sync pulse in
the feature mode. Therefore the divider system has been made such that the automatic reset of the divider at count 628
when V18 is below 1.2 V is inhibited when a vertical sync pulse is detected.
The divider system also generates the anti-top-flutter pulse which inhibits the Phase 1 detector during the vertical sync.
pulse. The width of this pulse depends on the divider mode. For the divider mode a the start is generated at the reset of
the divider. In mode b and c the anti-top-flutter pulse starts at the beginning of the first equalizing pulse.

The anti-top-flutter pulse ends at count 8 for 50 Hz and count 10 for 60 Hz. The vertical blanking pulse is also generated
via the divider system. The start is at the reset of the divider while the pulse ends at count 34 (17 lines) for 60 Hz, and at
count 44 (22 lines) for 50 Hz systems. The vertical blanking pulse generated at the sandcastle output pin 17 is made by
adding the anti-top-flutter pulse and the blanking pulse. In this way the vertical blanking pulse starts at the beginning of
the first equalizing pulse when the divider operates in the b or c mode. For generating a vertical linear sawtooth voltage
a capacitor should be connected to pin 3. The recommended value is 150 nF to 330 nF (see Fig.1).
The capacitor is charged via an internal current source starting at the reset of the divider system. The voltage on the
capacitor is monitored by a comparator which is activated also at reset. When the capacitor has reached a voltage value
of 5.85 V for the 50 Hz system or 4.85 V for the 60 Hz system the voltage is kept constant until the charging period ends.
The charge period width is 26 clock pulses. At clock pulse 26 the comparator is switched off and the capacitor is
discharged by an npn transistor current source, the value of which can be set by an external resistor between pin 4 and
ground (pin 9). Pin 4 is connected to a pnp transistor current source which determines the current of the npn current
source at pin 3. The pnp current source on pin 4 is connected to an internal zener diode reference voltage which has a
typical voltage of » 7.5 volts. The recommended operating current range is 10 to 75 mA. The resistance at pin R4 should
be 100 to 770 kW. By using a double current mirror concept the vertical sawtooth pre-correction can be set on the desired
value by means of external components between pin 4 and pin 3, or by connecting the pin 4 resistor to the vertical current
measuring resistor of the vertical output stage. The vertical amplitude is set by the current of pin 4. The vertical feedback
voltage of the output stage has to be applied to pin 2. For the normal amplitude adjustment the values are DC = 1 V and
AC = 0.8 V. Due to the automatic system adaption both values are valid for 50 Hz and 60 Hz.
The low DC voltage value improves the picture bounce behaviour as less parabola compensation is necessary. Even a
fully DC coupled feedback circuit is possible.
Vertical guard
The IC also contains a vertical guard circuit. This circuit monitors the vertical feedback signal on pin 2. When the level
on pin 2 is below 0.35 V or higher than 1.85 V the guard circuit inserts a continuous level of 2.5 V in the sandcastle output
signal of pin 17. This results in the blanking of the picture displayed, thus preventing a burnt-in horizontal line. The guard
levels specified refer to the zener diode reference voltage source level.
Driver output
The driver output is at pin 1, it can deliver a drive current of 1.5 mA at 5 V output. The internal impedance is approximately
170 W. The output pin is also connected to an internal current source with a sink current of 0.25 mA.
Sync separator, phase detector and TV-station identification (pins 5,6,7,8 and 18)
The video input signal is connected to pin 5. The sync separator is designed such that the slicing level is independent of
the amplitude of the sync pulse. The black level is measured and stored in the capacitor at pin 7. The slicing level value
is stored in the capacitor at pin 6. The slicing level value can be chosen by the value of the external resistor between
pins 6 and 7.

Black level detector
A gating signal is used for the black level detector. This signal is composed of an internal horizontal reference pulse with
a duty factor of 50% and the flyback pulse at pin 12. In this way the TV-transmitter identification operates also for all DC
conditions at input pin 5 (no video modulation, plain carrier only).

During the frame interval the slicing level detector is inhibited by a signal which starts with the anti-top flutter pulse and
ends with the reset vertical divider circuit. In this way shift of the slicing level due to the vertical sync signal is reduced
and separation of the vertical sync pulse is improved.
Noise level detector
An internal noise inverter is activated when the video level at pin 5 decreases below 0.7 V. The IC also embodies a
built-in sync pulse noise level detection circuit. This circuit is directly connected to pin 5 and measures the noise level at
the middle of the horizontal sync pulse. When a signal-to-noise level of 19 dB is detected a counter circuit is activated.
A video input signal is processed as “acceptable noise free” when 12 out of 15 sync pulses have a noise level below
19 dB for two successive frame periods. The sync pulses are processed during a 15 line width gating period generated
by the divider system. The measuring circuit has a built-in noise level hysteresis of approximately 3 dB. When the
“acceptable noise free” condition is found the phase detector of pin 8 is switched to not gated and normal time constant.
When a higher sync pulse noise level is found the phase detector is switched over to slow time constant and gated sync
pulse phase detection.

Phase detector
The phase detector circuit is connected to pin 8. This circuit consists of 3 separate phase detectors which are activated
depending on the voltage of pin 18 and the state of the sync pulse noise detection circuit. For normal and fast time
constants all three phase detectors are activated during the vertical blanking period, this with the exception of the
anti-top-flutter pulse period, and the separated vertical sync-pulse time. As a result, phase jumps in the video signal
related to the video head, take over of video recorders are quickly restored within the vertical blanking period. At the end
of the blanking period the phase director time constant is increased by 1.5 times. In this way there is no requirement for
external VTR time constant switching, and so all station numbers are suitable for signals from VTR, video games or home
computers.
For quick locking of a new TV station starting from a noise only signal condition (normal time constant) a special circuit
is incorporated. A new TV station which is not locked to the horizontal oscillator will result in a voltage decrease below
0.1 V at pin 18. This will activate a frame period counter which switches the phase detector to fast for 3 frame periods

during the vertical scan period.
The horizontal oscillator will now lock to the new TV-station and as a result, the voltage on pin 18 will increase to
approximately 6.5 V. When pin 18 reaches a level of 1.8 V the mute output transistor of pin 13 is switched OFF and the
divider is set to the large window. In general the mute signal is switched OFF within 5 ms (pin C18 = 47 nF) after reception
of a new TV-signal. When the voltage on pin 18 reaches a level of 5 V, usually within 15 ms, the frame counter is switched
OFF and the time constant is switched from fast to normal during the vertical scan period.

If the new TV station is weak, the sync-noise detector is activated. This will result in a change over of pin 18 voltage from
6.5 V to »10 V. When pin 18 exceeds the level of 7.8 V the phase detector is switched to slow time constant and gated
sync pulse condition. The current is also reduced during the vertical blanking period by 1 mA. When desired, most
conditions of the phase detector can also be set by external means in the following way:
a. Fast time constant TV transmitter identification circuit not active, connect pin 18 to earth (pin 9).
b. Fast time constant TV transmitter identification circuit active, connect a resistor of 220 kW between pin 18 and ground.
This condition can also be set by using a 3.6 V stabistor diode instead of a resistor.
c. Slow time constant, (with exception of frame blanking period), connect pin 18 via a resistor of 10 kW to + 12 V, pin 10.
In this condition the transmitter identification circuit is not active.
d. No switching to slow time constant desired (transmitter identification circuit active), connect a 6.8 V zener diode
between pin 18 and ground.

Supply (pins 9, 10 and 16)
The IC has been designed such that the horizontal oscillator and output stage can start operating by application of a very
low supply current into pin 16.
The horizontal oscillator starts at a supply current of approximately 4 mA. The horizontal output stage is forced into the
non-conducting stage until the supply current has a typical value of 5 mA. The circuit has been designed so that after
starting the horizontal output function a current drop of » 1 mA is allowed. The starting circuit has the ability to derive the
main supply (pin 10) from the horizontal output stage. The horizontal output signal can also be used as the oscillator
signal for synchronized switched mode power supplies. The maximum allowed starting current is 9.7 mA (Tamb = 25 °C).
The main supply should be connected to pin 10, and pin 9 should be used as ground. When the voltage on pin 10
increases from zero to its final value (typically 12 V) a part of the supply current of the starting circuit is taken from pin 10
via internal diodes, and the voltage on pin 16 will stabilize to a typical value of 9.4 V.
In a stabilized condition (pin V10 > 10 V) the minimum required supply current to pin 16 is » 2.5 mA. All other IC functions
are switched on via the main supply voltage on pin 10. When the voltage on pin 10 reaches a value of » 7 V the horizontal
phase detector circuit is activated and the vertical ramp on pin 3 is started. The second phase detector circuit and burst
pulse circuit are started when the voltage on pin 10 reaches the stabilized voltage value of pin 16 which is typically 9.4 V.
To close the second phase detector loop, a flyback pulse must be applied to pin 12. When no flyback pulse is detected
the duty factor of the horizontal output stage is 50%.
For remote switch-off pin 16 can be connected to ground (via a npn transistor with a series resistor of » 500 W) which
switches off the horizontal output.

Horizontal oscillator, horizontal output transistor, and second phase detector (pins 11, 12, 14 and 15)
The horizontal oscillator is connected to pin 15. The frequency is set by an external RC combination between pin 15 and
ground, pin 9. The open collector horizontal output stage is connected to pin 11. An internal zener diode configuration
limits the open voltage of pin 11 to » 14.5 V.
The horizontal output transistor at pin 11 is blocked until the current into pin 16 reaches a value of » 5 mA.
A higher current results in a horizontal output signal at pin 11, which starts with a duty factor of » 40% HIGH.
The duty factor is set by an internal current-source-loaded npn emitter follower stage connected to pin 14 during starting.
When pin 16 changes over to voltage stabilization the npn emitter follower and current source load at pin 14 are switched
OFF and the second phase detector circuit is activated, provided a horizontal flyback pulse is present at pin 12.
When no flyback pulse is detected at pin 12 the duty factor of the horizontal output stage is set to 50%.
The phase detector circuit at pin 14 compensates for storage time in the horizontal deflection output stage. The horizontal
output pulse duration is 29 ms HIGH for storage times between 1 ms and 17 ms (flyback pulse of 12 ms). A higher storage
time increases the HIGH time. Horizontal picture shift is possible by forcing an external charge or discharge current into
the capacitor at pin 14.

Mute output and 50/60 Hz identification (pin 13)
The collector of an npn transistor is connected to pin 13. When the voltage on pin 18 drops below 1.2 V
(no TV-transmitter) the npn transistor is switched ON.
When the voltage on pin 18 increases to a level of » 1.8 V (new TV-transmitter found) the npn transistor is switched OFF.
Pin 13 has also the possibility for 50/60 Hz identification. This function is available when pin 13 is connected to pin 10
(+ 12 V) via an external pull-up resistor of 10 to 20 kW. When no TV-transmitter is identified the voltage on pin 13 will be
LOW (< 0.5 V). When a TV-transmitter with a divider ratio > 576 (50 Hz) is detected the output voltage of pin 13 is HIGH
(+ 12 V).
When a TV-transmitter with a divider ratio < 576 (60 Hz) is found an internal pnp transistor with its emitter connected to
pin 13 will force this pin output voltage down to » 7.6 V.
Sandcastle output (pin 17)
The sandcastle output pulse generated at pin 17, has three different voltage levels. The highest level, (10.4 V), can be
used for burst gating and black level clamping. The second level (4.5 V) is obtained from the horizontal flyback pulse at
pin 12, and is used for horizontal blanking. The third level (2.5 V) is used for vertical blanking and is derived via the
vertical divider system. For 50 Hz the blanking pulse duration is 44 clock pulses and for 60 Hz it is 34 clock pulses started
from the vertical divider reset. For TV-signals which have a divider ratio between 622 and 628 or between 522 and 528
the pulse is started at the first equalizing pulse. With the 50/60 Hz information the burst-key pulse width is switched to
improve the behaviour in multi-norm concepts.

GRUNDIG M169-92 IDTV 100HZ  (DIGI3 HF)  CHASSIS CUC1891 DIGI3 HF (DIGI III HF)  29501-062.01  SMPS POWER Supply is based on TDA4600 (SIEMENS).

Power supply Description based on TDA4601d (SIEMENS)

TDA4601 Operation. * The TDA4601 device is a single in line, 9 pin chip. Its predecessor was the TDA4600 device, the TDA4601 however has improved switching, better protection and cooler running. The (SIEMENS) TDA4601 power supply is a fairly standard parallel chopper switch mode type, which operates on the same basic principle as a line output stage. It is turned on and off by a square wave drive pulse, when switched on energy is stored in the chopper transformer primary winding in the form of a magnetic flux; when the chopper is turned off the magnetic flux collapses, causing a large back emf to be produced. At the secondary side of the chopper transformer this is rectified and smoothed for H.T. supply purposes. The advantage of this type of supply is that the high chopping frequency (20 to 70 KHz according to load) allows the use of relatively small H.T. smoothing capacitors making smoothing easier. Also should the chopper device go short circuit there is no H.T. output. In order to start up the TDA4601 I.C. an initial supply of 9v is required at pin 9, this voltage is sourced via R818 and D805 from the AC side of the bridge rectifier D801, also pin 5 requires a +Ve bias for the internal logic block. (On some sets pin 5 is used for standby switching). Once the power supply is up and running, the voltage on pin 9 is increased to 16v and maintained at this level by D807 and C820 acting as a half wave rectifier and smoothing circuit. PIN DESCRIPTIONS Pin 1 This is a 4v reference produced within the I.C. Pin 2 This pin detects the exact point at which energy stored in the chopper transformer collapses to zero via R824 and R825, and allows Q1 to deliver drive volts to the chopper transistor. It also opens the switch at pin 4 allowing the external capacitor C813 to charge from its external feed resistor R810. Pin 3 H.T. control/feedback via photo coupler D830. The voltage at this pin controls the on time of the chopper transistor and hence the output voltage. Normally it runs at Approximately 2v and regulates H.T. by sensing a proportion of the +4v reference at pin 1, offset by conduction of the photo coupler D830 which acts like a variable resistor. An increase in the conduction of transistor D830 and therefor a reduction of its resistance will cause a corresponding reduction of the positive voltage at Pin 3. A decrease in this voltage will result in a shorter on time for the chopper transistor and therefor a lowering of the output voltage and vice versa, oscillation frequency also varies according to load, the higher the load the lower the frequency etc. should the voltage at pin 3 exceed 2.3v an internal flip flop is triggered causing the chopper drive mark space ratio to extend to 244 (off time) to 1 (on time), the chip is now in over volts trip condition. Pin 4 At this pin a sawtooth waveform is generated which simulates chopper current, it is produced by a time constant network R810 and C813. C813 charges when the chopper is on and is discharged when the chopper is off, by an internal switch strapping pin 4 to the internal +2v reference, see Fig 2. The amplitude of the ramp is proportional to chopper drive. In an overload condition it reaches 4v amplitude at which point chopper drive is reduced to a mark-space ratio of 13 to 1, the chip is then in over current trip. The I.C. can easily withstand a short circuit on the H.T. rail and in such a case the power supply simply squegs quietly. Pin 4 is protected by internal protection components which limit the maximum voltage at this pin to 6.5v. Should a fault occur in either of the time constant components, then the chopper transistor will probably be destroyed. Pin 5 This pin can be used for remote control on/off switching of the power supply, it is normally held at about +7v and will cause the chip to enter standby mode if it falls below 2v. Pin 6 Ground. Pin 7 Chopper switch off pin. This pin clamps the chopper drive voltage to 1.6v in order to switch off the chopper. Pin 8 Chopper base current output drive pin. Pin 9 L.T. pin, approximately 9v under start-up conditions and 16v during normal running, Current consumption of the I.C. is typically 135mA. The voltage at this pin must reach 6.7v in order for the chip to start-up.

Semiconductor circuit for supplying power to electrical equipment, comprising a transformer having a primary winding connected, via a parallel connection of a collector-emitter path of a transistor with a first capacitor, to both outputs of a rectifier circuit supplied, in turn, by a line a-c voltage; said transistor having a base controlled via a second capacitor by an output of a control circuit acted upon, in turn by the rectified a-c line voltage as actual value and by a reference voltage; said transformer having a first secondary winding to which the electrical equipment to be supplied is connected; said transformer having a second secondary winding with one terminal thereof connected to the emitter of said transistor and the other terminal thereof connected to an anode of a first diode leading to said control circuit; said transformer having a third secondary winding with one terminal thereof connected, on the one hand, via a series connection of a third capacitor with a first resistance, to the other terminal of said third secondary winding and connected, on the other hand, to the emitter of said transistor, the collector of which is connected to said primary winding; a point between said third capacitor and said first resistance being connected to the cathode of a second diode; said control circuit having nine terminals including a first terminal delivering a reference voltage and connected, via a voltage divider formed of a third and fourth series-connected resistances, to the anode of said second diode; a second terminal of said control circuit serving for zero-crossing identification being connected via a fifth resistance to said cathode of said second diode; a third terminal of said control-circuit serving as actual value input being directly connected to a divider point of said voltage divider forming said connection of said first terminal of said control circuit to said anode of said second diode; a fourth terminal of said control circuit delivering a sawtooth voltage being connected via a sixth resistance to a terminal of said primary winding of said transformer facing away from said transistor; a fifth terminal of said control circuit serving as a protective input being connected, via a seventh resistance to the cathode of said first diode and, through the intermediary of said seventh resistance and an eighth resistance, to the cathode of a third diode having an anode connected to an input of said rectifier circuit; a sixth terminal of said control circuit carrying said reference potential and being connected via a fourth capacitor to said fourth terminal of said control circuit and via a fifth capacitor to the anode of said second diode; a seventh terminal of said control circuit establishing a potential for pulses controlling said transistor being connected directly and an eighth terminal of said control circuit effecting pulse control of the base of said transistor being connected through the intermediary of a ninth resistance to said first capacitor leading to the base of said transistor; and a ninth terminal of said control circuit serving as a power supply input of said control circuit being connected both to the cathode of said first diode as well as via the intermediary of a sixth capacitor to a terminal of said second secondary winding as well as to a terminal of said third secondary winding.

Description:

The invention relates to a blocking oscillator type switching power supply for supplying power to electrical equipment, wherein the primary winding of a transformer, in series with the emitter-collector path of a first bipolar transistor, is connected to a d-c voltage obtained by rectification of a line a-c voltage fed-in via two external supply terminals, and a secondary winding of the transformer is provided for supplying power to the electrical equipment, wherein, furthermore, the first bipolar transistor has a base controlled by the output of a control circuit which is acted upon in turn by the rectified a-c line voltage as actual value and by a set-point transmitter, and wherein a starting circuit for further control of the base of the first bipolar transistor is provided.
Such a blocking oscillator switching power supply is described in the German periodical, "Funkschau" (1975) No. 5, pages 40 to 44. It is well known that the purpose of such a circuit is to supply electronic equipment, for example, a television set, with stabilized and controlled supply voltages. Essential for such switching power supply is a power switching transistor i.e. a bipolar transistor with high switching speed and high reverse voltage. This transistor therefore constitutes an important component of the control element of the control circuit. Furthermore, a high operating frequency and a transformer intended for a high operating frequency are provided, because generally, a thorough separation of the equipment to be supplied from the supply naturally is desired. Such switching power supplies may be constructed either for synchronized or externally controlled operation or for non-synchronized or free-running operation. A blocking converter is understood to be a switching power supply in which power is delivered to the equipment to be supplied only if the switching transistor establishing the connection between the primary coil of the transformer and the rectified a-c voltage is cut off. The power delivered by the line rectifier to the primary coil of the transformer while the switching transistor is open, is interim-stored in the transformer and then delivered to the consumer on the secondary side of the transformer with the switching transistor cut off.
In the blocking converter described in the aforementioned reference in the literature, "Funkschau" (1975), No. 5, Pages 40 to 44, the power switching transistor is connected in the manner defined in the introduction to this application. In addition, a so-called starting circuit is provided. Because several diodes are generally provided in the overall circuit of a blocking oscillator according to the definition provided in the introduction hereto, it is necessary, in order not to damage these diodes, that due to the collector peak current in the case of a short circuit, no excessive stress of these diodes and possibly existing further sensitive circuit parts can occur.
Considering the operation of a blocking oscillator, this means that, in the event of a short circuit, the number of collector current pulses per unit time must be reduced. For this purpose, a control and regulating circuit is provided. Simultaneously, a starting circuit must bring the blocking converter back to normal operation when the equipment is switched on, and after disturbances, for example, in the event of a short circuit. The starting circuit shown in the literature reference "Funkschau" on Page 42 thereof, differs to some extent already from the conventional d-c starting circuits. It is commonly known for all heretofore known blocking oscillator circuits, however, that a thyristor or an equivalent circuit replacing the thyristor is essential for the operation of the control circuit.
It is accordingly an object of the invention to provide another starting circuit. It is a further object of the invention to provide a possible circuit for the control circuit which is particularly well suited for this purpose. It is yet another object of the invention to provide such a power supply which is assured of operation over the entire range of line voltages from 90 to 270 V a-c, while the secondary voltages and secondary load variations between no-load and short circuit are largely constant.
With the foregoing and other objects in view, there is provided, in accordance with the invention, a blocking oscillator-type switching power supply for supplying power to electrical equipment wherein a primary winding of a transformer, in series with an emitter-collector path of a first bipolar transistor, is connected to a d-c voltage obtained by rectification of a line a-c voltage fed-in via two external supply terminals, a secondary winding of the transformer being connectible to the electrical equipment for supplying power thereto, the first bipolar transistor having a base controlled by the output of a control circuit acted upon, in turn, by the rectified a-c line voltage as actual value and by a set-point transmitter, and including a starting circuit for further control of the base of the first bipolar transistor, including a first diode in the starting circuit having an anode directly connected to one of the supply terminals supplied by the a-c line voltage and a cathode connected via a resistor to an input serving to supply power to the control circuit, the input being directly connected to a cathode of a second diode, the second diode having an anode connected to one terminal of another secondary winding of the transformer, the other secondary winding having another terminal connected to the emitter of the first bipolar transmitter.
In accordance with another feature of the invention, there is provided a second bipolar transistor having the same conduction type as that of the first bipolar transistor and connected in the starting circuit with the base thereof connected to a cathode of a semiconductor diode, the semiconductor diode having an anode connected to the emitter of the first bipolar transistor, the second bipolar transistor having a collector connected via a resistor to a cathode of the first diode in the starting circuit, and having an emitter connected to the input serving to supply power to the control circuit and also connected to the cathode of the second diode which is connected to the other secondary winding of the transformer.
In accordance with a further feature of the invention, the base of the second bipolar transistor is connected to a resistor and via the latter to one pole of a first capacitor, the anode of the first diode being connected to the other pole of the first capacitor.
In accordance with an added feature of the invention, the input serving to supply power to the control circuit is connected via a second capacitor to an output of a line rectifier, the output of the line rectifier being directly connected to the emitter of the first bipolar transistor.
In accordance with an additional feature of the invention, the other secondary winding is connected at one end to the emitter of the first bipolar transistor and to a pole of a third capacitor, the third capacitor having another pole connected, on the one hand, via a resistor, to the other end of the other secondary winding and, on the other hand, to a cathode of a third diode, the third diode having an anode connected via a potentiometer to an actual value input of the control circuit and, via a fourth capacitor, to the emitter of the first bipolar transistor.
In accordance with yet another feature of the invention, the control circuit has a control output connected via a fifth capacitor to the base of the first bipolar transistor for conducting to the latter control pulses generated in the control circuit.
In accordance with a concomitant feature of the invention, there is provided a sixth capacitor shunting the emitter-collector path of the first transistor.
Other features which are considered as characteristic for the invention are set forth in the appended claim.

Although the invention is illustrated and described herein as embodied in a blocking oscillator type switching power supply, it is nevertheless not intended to be limited to the details shown, since various modifications and structural changes may be made therein without departing from the spirit of the invention and within the scope and range of equivalents of the claims.








 

 

The principle functions carried out by the circuit are to chop the DC voltage at a frequency of 62.5 kHz, to transform and rectify so that the load relationship is correctly maintained on the secondaries.
 
The inductance (L) is connected to the DC voltage source (U_) via a switch (8) activated by a control circuit, so that during the conduction phase of the switch a linear rising current in the inductance causes a magnetic field to build up and for energy to be stored. The rectifying diode (D) is cutoff and decouples the secondary load from the input circuit ,/titer the switch is open, the EMF becomes effective, the diode conducts and connects the load and the charging capacitor to the inductance.

The expanded basic circuit as used In the television sets
in this expanded circuit a transformer takes over the function of the coil; the switch is replaced by a transistor. The energy source for the secondary is during the switch off l phase of the transistor via the diode (D). This switch—mode power supply with line-frequency synchronization assures a very high stable factor due to variation of the duty cycle.

The appropriate upper and lower limiting values are fixed by the circuit and by physical values. Primary side in this line-frequency-coupled blocking oscillator converter mains stage the 1C 6100 takes over the function of driving the MOS power transistor T 634 as well as all control and monitoring functions. The power supply of lC 6100 is provided on pin 9 via the resistor R 637 and diode D 637 until the switch—on threshold is achieved. After start-up the supply voltage is obtained via the diode D 634 and the resistor L 634 from the winding 11/9 of the converter transformer. The serial circuit of the power transistor T 634 and the primary winding 5/1 of the blocking oscillator converter is connected to the rectified mains voltage (C 626). During the conduction phase of the transistor energy is stored in the transformer; this energy is transferred via the secondary winding during the switch—off period. The IC 6100 controls the transferred energy (base of transistor T 634) so that the secondary voltages remain
stable largely independent of the mains voltage and load. The necessary information is obtained from the transformer winding 11/13 and is supplied via R 548, D 647, R 6158 and R 6157 to pin 3 of IC 6100. in parallel to this circuit, the operating voltage +A is automatically readjusted (via the opto coupler OK 6160 due to the mains isolation). This reference voltage is applied to the operational amplifier IC 6166 via R 613, Ft 612, R 611 , and to the opto coupler via R 6127. By means of the control R 611, the +A voltage is set to 161 V or 155 V, respectively (minimum brightness and contrast). At the logic block pin 2, IC 6100, double the line frequency is provided for pulse start-up. The oscillator of IC 6170 operates on 125 kHz (times the line frequency); its frequency and phase are controlled. On pin 14, the IC 6170 is synchronized with the line frequency via T 61 10, OK 6110 and T 6120. The time constant for the control of the VCO is determined by C 6171. R 6171 (pin 9 and pin 13). Due to this fact a
connection is established between the mains supply and the line deflection. In IC 6150 the frequency is divided and applied to pin 1 where it is available for the logic block via R 6152, C 6111. This 62.5 kHz frequency can be measured on pin 2 of IC 6100 using a frequency counter. In order to reduce the start-up current the operating voltage (+NE) for IC 6150 and IC 6170 is released by the transistors T 6100 and T 6105 not before U_' (pin 1, IC 6100) reaches the switching threshold of the T 6100 base voltage.

Overload cut-out clrcuit    
ii the power from the mains supply circuit exceeds the permissible level the voltage dropped on the test resistor R 627 increases and tums on the transistor T 6140. Pin 5 of IC 6100 is thus connected to chassis level and the mains supply unit switches off.
The limiting of the control, as well as the overload identification is obtained from the so—called ‘collector current simulation" of the switching transistor T 634 on pin 4 of TDA 4601 in combination with R 638 and C 6151.
Due to the mains isolation, a data transfer from the secondary to the primary side is only possible via opto couplers.

Stand-by mode
On stand-by mode the blocking—oscillator converter mains stage is completely switched off by the stand-by function of IC 6100 DA 4601 (pin 5; < 2.1 V). The base of transistor T 6130 is taken to HIGH. Consequently, all secondary voltages are absent.
Due to this circuit concept the power consumption on stand-by mode is reduced to about 8 Wh.
To allow the operating control unit to be in operation a separate mains supply is used to generate the +5V voltage (+H). it supplies the operating voltage for both processors IC 860 and IC 810.
1C 810 (pin 8) drives the blocking-oscillator converter mains stage via the stand-by lead and evaluates the data of the IR preamplifier (IC 1201). Communication between the master processor IC 860 and IC 810 is accomplished via the lead ‘IR Data‘ and ”lr Clock" (pin 39, 11).

 

Other References:


Siemens “Control IC for Single-Ended and Push-Pull Switched-Mode Power Supplies (SMPS)”, , Semiconductor Group, TDA 4718 A.
“Feed Forward Converter SMPS with Several Output Voltages (5V/10A, ± 12V/2A)”, SIEMENS Application Note, TDA 4718 and SIPMOS®FET.
Mammano, Robert A., “Applying the UCC3570 Voltage-Mode PWM Controller to Both Off-Line and DC/DC Converter Designs”, Unitrode Corporation, Application Note U-150, Advanced Technology 1994.
Balakrishnan, Balu, “Three Terminal Off-Line Switching Regulator Reduces Cost and Parts Count”, Official Proceedings of the Twenty-Ninth International Power Conversion Conference, at 267 (1994).
Balakrishnan, Balu, “Next Generation, Monolithic Off-Line Switcher Improves Performance, Flexibility”, Power Integrations, Inc., PCIM Apr. 2000.
Davis, Sam, “Why Don't More Universities Teach Power Electronics Design?” PCIM Apr. 2000.
Linear Technology LT1070/LT1071 Data Sheet, (1989).
Linear Technology, LT1072 Data Sheet, (1988).
Linear Technology, LT1074/LT1076 Data Sheet, (1994).
Lenk, John D., “Simplified Design of Switching Power Supplies,” Butterworth-Heinemann (1995).
Pressman, Abraham I., “Switching Power Supply Design,” McGraw-Hill, Inc. (1998).
Xunwei Zhou et al.; Improve Light Load Efficiency for Synchronous Rectifier Buck Converter, IEEE, at 295 (1999).
Balu Balakrishnan, Low-power switchers expand reach, Electronic Engineering Times, Aug. 29, 1994, at 52.
Design of Isolated Converters Using Simple Switchers, Application Note 1095, National Semiconductor (Aug. 1998) (“LM285X Data Sheet”).
CS5124/6 Data Sheet, Cherry Semiconductor (1999) (CS5124 Data Sheet).
Irving M. Gottlieb, Power Supplies, Switching Regulators, Inverters, and Converters .
Panov and Jovanovic, Adaptive Off-Time Control For Variable-Frequency, Soft-Switched Flyback Converter At Light Loads, 1999 IEEE.
Xunwei Zhou, Mauro Donati, Luca Amoroso, Fred C. Lee, Improved Light-Load Efficiency for Synchronous Rectifier Voltage Regulator Module, IEEE Transactions on Power Electronics, vol. 15., No. 5., Sep. 2000.
Wayne M. Austin, Variable-pulse modulator improves power-supply regulation, Jun. 25, 1987.
F. J. De Stasi, T. Szepesi, A 5A 100 KHZ Monolitihc Bipolar DC/DC Converter, The European Power Electronics Association (1993).
Unitrode Current Mode PWM Spec sheet for US1846/7, UC2846/7, UC3836/7.
Motorola, Inc., A 100 kHz FET Switcher, TDT-101 TMOS Power Fet Design Tips sheet.
M. Goodman and O. Kuhlmann, Current mode control of switching regulators, IEEE, Oct. 1984.
Micro Linear preliminary spec sheet, ML4803, 8-Pin PFC and PWM Controller Combo, Feb. 1999.
Fairchild Advance Specification for FAN7554/D product, Rev. 0.1, 2000.
Robert Boschert, Flyback converters: Solid-state solution to low-cost switching power supplies, Electronics, Dec. 21, 1978.
Ravindra Ambatipudi, Improving Transient Response of Opto-Isolated Converters, PC/M May 1997.
Linear Technology's LT1070/LT1071 Design Manual, Application Note 19, Jun. 1986.
Linear Technology's LT1241 Data Sheet.
Jim Williams, Regulator IC speeds design of switching power supplies .
Carl Nelson, Switching controller chip handles 100W from a 5-pin package, Electronic Design, Dec. 26, 1985.
Siemens TDA 4714 C, TDA 4716 C, Sep. 1994.
Siemens TDA 4718 A, Dec. 1995.
Texas Instruments TL5001, TL5001A.
Unitrode Corporation UCC1809-1/-2/ UCC2809-1/-2/UCC3809-1/12 Data Sheet—Nov. 1999.
L. Calderoni, L. Pinol, V. Varoli, Optimal Feed-Forward Compensation for PWM DC/DC Converters, IEEE, 1990.
L. Calderoni, L. Pinol, V. Varoli, Optimal Feed-Forward Compensation for PWM DC/DC Converters with “Linear” and “Quadratic” Conversion Ratio, IEEE, 1992.
Maige, Philippe, “A Universal Power Supply Integrated Circuit for TV and Monitor Applications”.
LM2825 Application Information Guide.
Design of Isolated Converters Using Simple Switchers.
Motorola—Low cost 1.0 A Current Source for Battery Chargers.
Infineon Technologies Application Note: AN-SMPS-1683X-1.
Cherry Semiconductor High Performance, Integrated Current Mode PWM Controllers.
Cherry Semiconductor High Performance, Integrated Current Mode PWM Controllers CS5124/6.
Abstract data sheet for FA3641P.
Fairchild Semiconductor FAN7554/D Versatile PWM Controller.
Ambatipudi, Ravindra, Improving Transient Response of Opto-Isolated Converters.
National Semiconductor LM2825 Integrated Power Supply 1A DC-DC Converter.
Williams, Jim, “Regulator IC speeds design of switching power supplies.”
Nelson, Carl “Switching controller chip handles 100 W from a-5-pin package.”
Unitrode Corporation UCC1570/UCC2570/UCC3570 Data Sheet—Apr. 1999, Revised Jul. 2000.
STMicroelectronics, VIPer100/SP, VIPer100A/ASP data sheet (May 1999).
FA3641P(N), FA3647P(N) Spec Sheet.
Keith Billings, Switchmode Power Supply Handbook, McGraw-Hill, Inc. (1989).
Xunwei Zhou et al.; “Improve Light Load Efficiency for Synchronous Rectifier Buck Converter,” 1999 IEEE at 295.
Balakrishnan, Balu “Next Generation, Monolithic Off-Line Switcher Improves Performance, Flexibility,” Power Integrations, Inc., PCIM Apr. 2000.
Linear Technology LT 1070 Design Manual.
Siemens IC for Switched-Mode Power Supplies spec.
De Stasi, et al. “A 5A 100 Khz monolithic bipolar DC/DC converter”.
Linear Technology 5A and 2.5A High Efficiency Switching Regulators.
Boschert, Robert. “Flyback converters: solid-state solution to low-cost switching power supplies,” , Electronics, Dec. 21, 1978.
Linear Technology data sheet—5A and 2.5A High Efficiency Switching Regulators.
R. Mammano, Application Note U-150 Applying the UCC3570 Voltage-Mode PWM Controller to Both Off-Line and DC/DC Converter Designs.
Unitrode Corporation UCC1570/UCC2570/UCC3570—Low Power Pulse Width Modulator—data sheet (Apr. 1999, Revised Jul. 2000).
Power Integrations, Inc.'S Disclosure of Asserted Claims and Preliminary Infringement Contentions, Power Integrations, Inc. v. System General Corporation & System General USA, United States District Court, Northern District of California, San Francisco Division, Case No. C04 2581 JSW, Apr. 15, 2005.
Power Integrations, Inc.'S Revised Disclosure of Asserted Claims and Preliminary Infringement Contentions, Power Integrations, Inc. v. System General Corporation & System General USA, United States District Court, Northern District of California, San Francisco Division, Case No. C04 2581 JSW, May 24, 2005.
Defendants System General Corporation and System General USA's Preliminary Invalidity Contentions, Power Integrations, Inc. v. System General Corporation& System General USA, United States District Court, Northern District of California, San Francisco Division, Case No. C04 2581 JSW, May 27, 2005.
Fourth Joint Status Report, Power Integrations, Inc. v. System General Corporation& System General USA, United States District Court, Northern District of California, San Francisco Division, Case No. C04 2581 JSW, Jul. 5, 2006.
Final Initial and Recommended Determinations, In the Matter of Certain Power Supply Controllers and Products Containing the Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, May 15, 2006.
Respondent System General Corporation's Petition for Review of the Final Intial Determination, In the Matter of Certain Power Supply Controllers and Products Containing the Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, May 26, 2006.
Complainant Power Integration, Inc.'s Opposition to Respondent System General Corp.'s Petition for Review of the Final Intial Determination, In the Matter of Certain Power Supply Controllers and Products Containing the Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, Jun. 5, 2006.
Response of the Office of Unfair Import Investigations to Respondent System General Corp.'s Petition for Review of the Final Intial Determination, In the Matter of Certain Power Supply Controllers and Products Containing the Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, Jun. 5, 2006.
Notice of Commission Determination Not to Review a Final Initial Determination of Violation of Section 337; Schedule for Filing Written Submissions on Remedy, The Public Interest, and Bonding, In the Matter of Certain Power Supply Controllers and Products Containing the Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, Jun. 30, 2006.
International Trade Commission, In The Matter Of Certain Power Supply Controllers And Products Containing The Same; Notice Of Commission Determination Not To Review a Final Initial Determination of Violation of Section 337; Schedule for Filing Written Submissions on Remedy, the Public Interest, and Bonding, Federal Register, vol. 71, No. 131 at 38901-02, Jul. 10, 2006.
Brief for Appellant System General Corp., System General Corp. v. International Trade Commission and Power Integrations, Inc., United States Court of Appeals for the Federal Circuit, On appeal from the United States International Trade Commission in Investigation No. 337-TA-541, Apr. 23, 2007.
Complainant Power Integrations, Inc.'s Posthearing Statement (Fully-Redacted), In the Matter of Certain Power Supply Controllers and Products Containing Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, Feb. 10, 2006.
Respondent System General Corporation's Post-Hearing Brief (Fully-Redacted), In the Matter of Certain Power Supply Controllers and Products Containing Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, Feb. 10, 2006.
Post-Hearing Brief of the Commission Investigative Staff (Fully-Redacted), In the Matter of Certain Power Supply Controllers and Products Containing Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, Feb. 14, 2006.
Complainant Power Integrations, Inc.'s Posthearing Reply Statement (Fully-Redacted), In the Matter of Certain Power Supply Controllers and Products Containing Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, Feb. 24, 2006.
Respondent System General Corporation's Post-Hearing Reply Brief (Fully-Redacted), In the Matter of Certain Power Supply Controllers and Products Containing Same, United States International Trade Commission, Washington, DC 20436, Before the Honorable Paul J. Luckern, Administrative Law Judge, Inv. No. 337-TA-541, Feb. 24, 2006.
United States Court of Appeals for the Federal Circuit 2007-1082, Judgement, System General Corp. v. International Trade Commission and Power Integrations, Inc., On Appeal from the United States International Trade Commission, In Case No. 337-TA-541, Before the Honorable Pauline Newman, Circuit Judge, the Honorable Raymond C. Clevenger, III, Senior Circuit Judge, and Timothy B. Dyk, Circuit Judge, Nov. 19, 2007.
“Advanced Voltage Mode Pulse Width Modulator,” UNITRODE Corp., UCC15701/2, UCC25701/2, UCC35701/2, Jan. 2000, pp. 1-10.
“Advance Information: High Voltage Switching Regulator,” MC33362, MOTOROLA Inc., Motorola Analog IC Device Data, Rev 2, 1996, pp. 1-12.


TELEFUNKEN TDA 4480:

Multi standard quasi parallel-sound processor for TV-sets,
Technology: Bipolar
Features
High signal sensitivity
Simple filter configuration and few external
components
Processing of two carrier stereo signals
Low intercarrier distortions
ESD protected
Alignment free AM demodulator for the standard L
VCO controlled mixer stage converts intercarrier
frequencies of different standards into a preferred
sound IF
Optimum tuning characteristic
Case: 20-pin dual inline plastic.

Circuit Description
The integrated circuit allows the high quality processing of sound carrier for different TV standards. The circuit requires
separate vision and audio carrier inputs. It delivers the output audio signal for mono, two channels or stereo applications.
Audio carrier signal (simple or double carrier, FM and AM) is applied via three stage AGC controlled broad band amplifier
which delivers regulated output signal for two mixing stages. One mixer works for AM-demodulation and AGC-function
whereas the second mixer produces the sound intercarrier IF-frequencies (5.5/5.74 MHz).
Vision carrier signal for the intercarrier generation is delivered from the demodulator tank of the video IF circuit (TDA
4439, TDA 4453). It is then matched via a limiter stage to the FM intercarrier mixer. FM-sound-IF-carrier reaches the
quadrature demodulator via the selection circuit and the following limiter amplifier. The final audio signal is supplied
to the low ohmic output (Pin 7,14) with low pass filter character.
There is a switchable converter for different audio standards (4.5, 6.00 and 6.5 MHZ), which mixes the sound 1P-signal
properly e.g. at 5.5 MHz. The VC0 (Pin 10) must be controlled across the sound output (Pin 7) which includes
AFC-function.
Sound signal at the AM-modulation is introduced via standard switch in the first sound channel, whereas the intercarrier,
converter section and both FM demodulators are switched off. In case of sound IF converter operation, the second sound
channel and the AM-section are switched off. The standard mode is controlled by a tristate signal on Pin 6.

Pin Configuration
Pin Symbol Function
1–2 Vision-IF-carrier input
3 Intercarrier input 5.74 MHz
4 AGC time constant
5 Intercarrier output 5.74 MHz
6 Standard switch
7 AF output 1
8-9 Phase tank circuit 5.74 MHz
10 VC0 tank circuit
Pin Symbol Function
11 Ground
12-13 Phase tank circuit 5.5 MHz
14 AF output 2
15 Intercarrier output 5.5 MHz
16 Supply voltage
17 Intercarrier input 5.5 MHz
18-19 Sound-IF-carrier input


PHILIPS TDA2595 Horizontal combination:

GENERAL DESCRIPTION
The TDA2595 is a monolithic integrated circuit intended for use in colour television receivers.
Features
· Positive video input; capacitively coupled (source impedance < 200 W)
· Adaptive sync separator; slicing level at 50% of sync amplitude
· Internal vertical pulse separator with double slope integrator
· Output stage for vertical sync pulse or composite sync depending on the load; both are switched off at muting
· j1 phase control between horizontal sync and oscillator
· Coincidence detector j3 for automatic time-constant switching; overruled by the VCR switch
· Time-constant switch between two external time-constants or loop-gain; both controlled by the coincidence detector j3
· j1 gating pulse controlled by coincidence detector j3
· Mute circuit depending on TV transmitter identification
· j2 phase control between line flyback and oscillator; the slicing levels for j2 control and horizontal blanking can be set
separately
· Burst keying and horizontal blanking pulse generation, in combination with clamping of the vertical blanking pulse
(three-level sandcastle)
· Horizontal drive output with constant duty cycle inhibited by the protection circuit or the supply voltage sensor
· Detector for too low supply voltage
· Protection circuit for switching off the horizontal drive output continuously if the input voltage is below 4 V or higher
than 8 V
· Line flyback control causing the horizontal blanking level at the sandcastle output continuously in case of a missing
flyback pulse
· Spot-suppressor controlled by the line flyback control.

QUICK REFERENCE DATA
PACKAGE OUTLINE
18-lead DIL; plastic (SOT102); SOT102-1; 1997 January 07.
Supply voltage (pin 15) V15-5 = VP typ. 12 V
Sync pulse amplitude (positive video) Vi(p-p) min. 50 mV
Horizontal output current I4 typ. 50 mA.


RATINGS
Limiting values in accordance with the Absolute Maximum System (IEC 134)
Supply voltage (pin 15) V15-5 = VP max. 13,2 V
Voltages at:
pins 1, 4 and 7 V1;4;7-5 max. 18 V
pins 8, 13 and 18 V8;13;18-5 max. VP V
pin 11 (range) V11-5 -0,5 to +6 V
Currents at:
pin 1 I1 max. 10 mA
pin 2 (peak value) ± I2M max. 10 mA
pin 4 I4 max. 100 mA
pin 6 (peak value) ± I6M max. 6 mA
pin 7 I7 max. 10 mA
pin 8 (range) I8 -5 to +1 mA
pin 9 (range) I9 -10 to +3 mA
pin 18 ± I18 max. 10 mA
Total power dissipation Ptot max. 800 mW
Storage temperature range Tstg -25 to + 125 °C
Operating ambient temperature range Tamb 0 to + 70 °C.



THOMSON TEA5114 5 CHANNELS VIDEO SWITCH.
.EACH CHANNEL EXCEPT FAST BLANKING
HAS 6dB GAIN .R, G, B AND VIDEO SIGNALS ARE CLAMPED
TOTHESAMEREFERENCE VOLTAGEINORDER
TO HAVE NO OUTPUT DIFFERENTIAL
VOLTAGEWHEN SWITCHING
.ALL INPUT LEVELSCOMPATIBLE WITH NFC
92250AND EN 50049NORMS
.30MHzBAND WIDTH FOR R, G, B SIGNALS
.INTERNAL 6.7V SHUNT REGULATOR FOR :
- LOW IMPEDANCE LOADS,
- POWER DISSIPATIONLIMITATION .INDEPENDANT VIDEO OR SYNCHRONIZING
SIGNAL SELECTION .SIMULTANEOUSSWITCHING OFR, G, BAND
FB SIGNALS BY FB1 INPUT (internal)



TDA2030A 18W Hi-Fi AMPLIFIER AND 35W DRIVER:

DESCRIPTION
The TDA2030A is a monolithic IC in Pentawatt Ò
package intended for use as low frequency class
AB amplifier.
With VS max = 44V it is particularly suited for more
reliable applications without regulated supply and
for 35W driver circuits using low-cost complementary
pairs.
The TDA2030A provides high output current and
has very low harmonic and cross-over distortion.
Further the device incorporates a short circuit protection
system comprising an arrangement for
automatically limiting the dissipated power so as to
keep the working point of the output transistors
within their safe operating area. A conventional
thermal shut-down system is also included.

ELECTRICAL CHARACTERISTICS
(Refer to the test circuit, VS = ± 16V, Tamb = 25oC unless otherwise specified)
Symbol Parameter Test Conditions Min. Typ. Max. Unit
Vs Supply Voltage ± 6 ± 22 V
Id Quiescent Drain Current 50 80 mA
Ib Input Bias Current VS = ± 22V 0.2 2 mA
Vos Input Offset Voltage VS = ± 22V ± 2 ± 20 mV
Ios Input Offset Current ± 20 ± 200 nA
PO Output Power d = 0.5%, Gv = 26dB
f = 40 to 15000Hz
RL = 4W
RL = 8W
VS = ± 19V RL = 8W
15
10
13
18
12
16
W
BW Power Bandwidth Po = 15W RL = 4W 100 kHz
SR Slew Rate 8 V/msec
Gv Open Loop Voltage Gain f = 1kHz 80 dB
Gv Closed Loop Voltage Gain f = 1kHz 25.5 26 26.5 dB
d Total Harmonic Distortion Po = 0.1 to 14W RL = 4W
f = 40 to 15 000Hz f = 1kHz
Po = 0.1 to 9W, f = 40 to 15 000Hz
RL = 8W
0.08
0.03
0.5
%%
%
d2 Second Order CCIF Intermodulation
Distortion
PO = 4W, f2 – f1 = 1kHz, RL = 4W 0.03 %
d3 Third Order CCIF Intermodulation
Distortion
f1 = 14kHz, f2 = 15kHz
2f1 – f2 = 13kHz
0.08 %
eN Input Noise Voltage B = Curve A
B = 22Hz to 22kHz
2
3 10
mV
mV
iN
Input Noise Current B = Curve A
B = 22Hz to 22kHz
50
80 200
pA
pA
S/N Signal to Noise Ratio RL = 4W, Rg = 10kW, B = Curve A
PO = 15W
PO = 1W
106
94
dB
dB
Ri Input Resistance (pin 1) (open loop) f = 1kHz 0.5 5 MW
SVR Supply Voltage Rejection RL = 4W, Rg = 22kW
Gv = 26dB, f = 100 Hz
54 dB
Tj Thermal Shut-down Junction
Temperature
145 °C.



GRUNDIG M169-92 IDTV 100HZ  (DIGI3 HF)  CHASSIS CUC1891 DIGI3 HF (DIGI III HF)  29501-062.01  Control Unit
This C

ontrol unit employs two microcomputers the Slave Processor IC 810 and the Master Processor IC 860 Due to this circuit design the power consumed on standby mode is reduced to approx. 8 Wh.

Intelligent Pre - amplifier (Slave Processor) (IC 310)
 
This stage is made up oi the microprocessor IC 810, the infrared receiver IC 1201, as well as the standby evaluation.
The operating voltage +H (SV) is stabilized by the fixed voltage control IC 620 and applied to the control unit via plug R6. The bi phase-code modulated infrared signals are processed by lC 1201 and led to pin 16 of the microprocessor at 5Vpp. The IC 810 contains an internal program which is used only for decoding the infrared signals and for sampling the temporary contact. If a 10 bit word is "correctly" identified, the IC 810 announces this by a HIGH-LOW level change on pin 15. The main computer reacts by producing an interrupt pulse. The program sequence being presently carried out by the main computer is now completed. Then the computer sends ten pulses to the request input, pin 2 of IC 810. With these pulses, the IC 810 feeds out the 10 bit word from pin 15. The quartz O 854 produces the 10 MHz clock frequency between pins 27 and 26 (measurable at pin 26; 5Vpp) for both processors. It the receiver is switched to standby the IC 310 produces a LOW level on pin 8 and the mains stage is switched oil via
T 6130-, T 6124 and OK 6131. When switching the receiver on with the mains switch, pin 18 of the microprocessor is connected to a HIGH level for a t on period by the temporary contact. The capacitor C 866 remains charged up for a period and the computer evaluates the level. After the reset pulse via 0 806, R 806 and T 808 on pin 20, lC 810, pin 28, IC 860, the computer samples pin 18, IC 810. it this is at LOW, the microprocessor identifies that the receiver has been switched on with the mains plug.

Control Unit (Master Processor) (IC 860)
The control computer in this circuit, the microprocessor IC 860, obtains its program from the EPROM IC 850. The microprocessor is used tor driving the display, scanning the keyboard, switching over the EURO-AV socket, the IF, the colour module, the Teletext decoder, as well as controlling the data traffic between the modules and the data memory IC 360.

The microprocessor feeds out pulses from pins 34-36 at a rhythm of 2 msec. When a button is depressed, these pulses are applied to the input pins 31-33. From this the computer identifies the button which has been depressed.
The display drive is carried out in time multiplex mode from the output ports 48-50 of the microprocessor. The transistors T 802, T 804 and T 806 produce the anode voltage for the LEDs at a 2 msec rate. The data for the digits are present on the pins 16-21. On reception of the enable signal (PBO, pin 37)the information for the display LEDs is fed out from pins 19,21 (PC bus) in serial into the shift register of the LED driver (IC 830) and is then fed out in parallel.
The data transfer with the modules and the memory is also carried out on the PC bus. The PC bus is a bidirectional two-lead bus consisting of the SDA (System Data) and SCL (System Clock) leads. Both leads are connected via the pull-up resistors R 834, R 836 to +H.


Service Mode Program

In this fault finding program the microprocessor in the operating; control unit calls up the individual modules which are connected to the PC bus and indicates them in the form of a code number on the displays if no acknowledgement occurs the module or peripheral unit is defective (eg. connection is interrupted, no operating voltage). With a receiver which is defective due to a breakdown of the lCs driven by the l=c bus very fast fault location can be carried out by calling up the following fault finding program:

1. Switch off the receiver with the mains switch.
2. when the receiver is switched on with the mains switch, depress and hold the search button " —>~ ' on the operating control unit. Three points  appear in the display.

After approx. 5 seconds a code, eg. ‘E02’ will be indicated in the display if a fault is found.
The defective plug-in modulator peripheral unit can be established from the fault table; ‘E02’ is the IF memory. Additional faults which are possible, can be indicated by depressing the '+' button on the operating control unit.
if no additional faults are indicated. the display shows ‘P1’.
3. if no fault is found in the PC bus communication the display shows three points  when the receiver is switched on, and after 5 seconds ‘P1 '.

Indication
‘E 01' —> NVM (digital store; SDA 3526, IC 360; chassis) no ack
‘E 02' ——> NVM 1 (IF memory; SDA 3526) no ack ‘E 03' —> NVM 2 (tuner memory; SDA 2586, 24 C 16 no ack ‘E 04" -> DDC (Feature Box; SDA 9064) no ack ‘E 05' —> DMSD (Feature Box; SAA 9051) no ack ‘E 06’ --> DSD (Feature Box; SAA 9056) no ack ‘E 07‘ --> PLL (tuner; SDA 3202) no ack ‘E 08" --> stereo sound (IF; TDA 6611) no ack ‘E 09' --> MSG (Feature Box; SDA 9099) no ack ‘E 10' --> MOIF (Feature Box; SDA 9093) no ack ‘E 1 1' -> DA converter (encoder; TDA 8442, IC 940) no ack ‘E 12‘ --> VT Mll (Feature Box; SDA 9090) no ack ‘E 14' --> VTP (VT decoder; SDA 9241) v no ack

Emergency Data Base .
This receiver is titted with a non-volatile memory (IC 360) in which all important parameters, such as, eg. colour decoder dam or picture geometry, are stored.
in case of a fault or altered data of this lC it is possible to load a complete program with average values from the EPROM of the operating control unit into the Feature Box. When carrying out services this provides a means of establishing a possible fault in the Feature Box.

Emergency Data Base Storage
Depress and hold the Fine Tuning button and switch the receiver on with the mains button. By this action the average values of the colour decoder data and picture geometry are read from the operating control into the Feature Box. Select the Service Mode Program, set the bar to field ‘Basic Values‘ and store with the "OK" button.